📄️ 4.1 时钟您将获得一个具有以下声明的模块：📄️ 4.2 测试平台1创建一个Verilog测试平台（testbench），该平台将为输出A和B生成以下波形：📄️ 4.3 与门您已获得以下与门（AND gate）模块，您希望对其进行测试：📄️ 4.4 测试平台2下面的波形图设置了clk、in和s信号的值。📄️ 4.5 T触发器您将获得一个T触发器模块，其声明如下：