3.1.4 加/减
以下带有零标志的加减器不能正常工作。请修复其中的错误。
模块声明
// synthesis verilog_input_version verilog_2001
module top_module (
input do_sub,
input [7:0] a,
input [7:0] b,
output reg [7:0] out,
output reg result_is_zero
);
以下带有零标志的加减器不能正常工作。请修复其中的错误。
模块声明
// synthesis verilog_input_version verilog_2001
module top_module (
input do_sub,
input [7:0] a,
input [7:0] b,
output reg [7:0] out,
output reg result_is_zero
);