5.计数器1-12
设计一个具有以下输入和输出的1-12计数器：
- 复位 同步高电平复位，使计数器强制复位到1
- 使能 设为高电平时允许计数器运行
- Clk 正边沿触发的时钟输入
- Q[3:0] 计数器的输出
- c_enable, c_load, c_d[3:0] 这些控制信号分别连接到所提供的4位计数器的使能、并行加载输入以及数据输入，以便验证正确操作。 你可使用的组件包括：
- 一个4位二进制计数器（count4），如下所示，它具有使能（enable）和同步并行加载（load，其优先级高于enable）输入。count4模块已提供给你，请在你的电路中实例化它。
- 逻辑门
module count4(
input clk,
input enable,
input load,
input [3:0] d,
output reg [3:0] Q
);
c_enable, c_load, 和c_d 输出分别是连接到内部计数器的使能、加载和数据输入的信号。它们的作用是允许这些信号被检查以确认其正确性。
模块声明
module top_module (
input clk,
input reset,
input enable,
output [3:0] Q,
output c_enable,
output c_load,
output [3:0] c_d
);