18.双边沿触发的触发器
你熟悉那些在时钟正边沿或负边沿触发的触发器。而双边沿触发的触发器则在时钟的两个边沿都会触发。然而，FPGA中并没有双边沿触发的触发器，并且always@(posedge clk or negedge clk)并不被接受为一个合法的敏感列表。
构建一个功能上表现得像双边沿触发的触 发器一样的电路：
（注意：这并不一定完全等同：触发器的输出不会有毛刺，但一个较大的组合电路来模拟这种行为可能会有。但在这里我们将忽略这个细节。）
模块声明
module top_module (
input clk,
input d,
output q
);