显示页面 讨论 修订记录 反向链接 本页面只读。您可以查看源文件,但不能更改它。如果您觉得这是系统错误,请联系管理员。 <code verilog> module pwm ( input clk, input [7:0] pwm_in, output pwm_out ); reg [7:0] cnt; always @(posedge clk) cnt <= cnt + 1'b1; //计数器 assign pwm_out = (pwm_in > cnt); //比较器 endmodule </code>