差别
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stepmxo2-lab3 [2018/08/28 16:54] group001 [Verilog HDL建模描述] |
stepmxo2-lab3 [2021/10/03 01:36] (当前版本) gongyu [实验目的] |
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| =====实验目的===== | =====实验目的===== | ||
| - | * （1）熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法； | + | * 熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法； |
| - | * （2）通过实验理解基本逻辑门电路； | + | * 通过实验理解基本逻辑门电路； |
| - | * （3）学习用Verilog HDL数据流级描述基本门电路。 | + | * 学习用Verilog HDL数据流级描述基本门电路。 |
| =====实验任务===== | =====实验任务===== | ||
| 设计一个3变量的多数表决电路（当3个输入端中有2个及以上输入1时，输出端才为“1”），然后在实验板上实现自己设计的逻辑电路，并验证是否正确。 | 设计一个3变量的多数表决电路（当3个输入端中有2个及以上输入1时，输出端才为“1”），然后在实验板上实现自己设计的逻辑电路，并验证是否正确。 | ||