差别
这里会显示出您选择的修订版和当前版本之间的差别。
| 后一修订版 | 前一修订版 | ||
|
stepmxo2-lab3 [2018/08/28 15:25] group001 创建 |
stepmxo2-lab3 [2021/10/03 01:36] (当前版本) gongyu [实验目的] |
||
|---|---|---|---|
| 行 1: | 行 1: | ||
| =====实验目的===== | =====实验目的===== | ||
| - | * （1）熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法； | + | * 熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法； |
| - | * （2）通过实验理解基本逻辑门电路； | + | * 通过实验理解基本逻辑门电路； |
| - | * （3）学习用Verilog HDL数据流级描述基本门电路。 | + | * 学习用Verilog HDL数据流级描述基本门电路。 |
| =====实验任务===== | =====实验任务===== | ||
| 设计一个3变量的多数表决电路（当3个输入端中有2个及以上输入1时，输出端才为“1”），然后在实验板上实现自己设计的逻辑电路，并验证是否正确。 | 设计一个3变量的多数表决电路（当3个输入端中有2个及以上输入1时，输出端才为“1”），然后在实验板上实现自己设计的逻辑电路，并验证是否正确。 | ||
| 行 16: | 行 16: | ||
| =====Verilog HDL建模描述===== | =====Verilog HDL建模描述===== | ||
| 3变量表决器程序清单voter3.v\\ | 3变量表决器程序清单voter3.v\\ | ||
| + | <code verilog> | ||
| + | |||
| + | |||
| module voter3 | module voter3 | ||
| ( | ( | ||
| 行 25: | 行 28: | ||
| assign led = (a&b)|(b&c)|(a&c); //根据逻辑表达式得到表决结果 | assign led = (a&b)|(b&c)|(a&c); //根据逻辑表达式得到表决结果 | ||
| endmodule | endmodule | ||
| + | </code> | ||
| =====实验步骤===== | =====实验步骤===== | ||
| - 打开Lattice Diamond，建立工程。 | - 打开Lattice Diamond，建立工程。 | ||
| - 新建Verilog HDL设计文件，并键入设计代码。 | - 新建Verilog HDL设计文件，并键入设计代码。 | ||
| - | - 综合并分配管脚，将输入信号a、b、c分配至拨码开关，将输出信号led分配至板卡上的LED。a/M7,a/M8,c/M9,led/N13 | + | - 综合并分配管脚，将输入信号a、b、c分配至拨码开关，将输出信号led分配至板卡上的LED。a/M7,b/M8,c/M9,led/N13 |
| - 构建并输出编程文件，烧写至FPGA的Flash之中。 | - 构建并输出编程文件，烧写至FPGA的Flash之中。 | ||
| - 按下对应按键/拨动拨码开关，观察输出结果。 | - 按下对应按键/拨动拨码开关，观察输出结果。 | ||