差别
这里会显示出您选择的修订版和当前版本之间的差别。
| 后一修订版 | 前一修订版 上一修订版 两侧同时换到之后的修订记录 | ||
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stepmxo2-lab3 [2018/08/28 15:25] group001 创建 |
stepmxo2-lab3 [2018/08/28 16:54] group001 [Verilog HDL建模描述] |
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|---|---|---|---|
| 行 16: | 行 16: | ||
| =====Verilog HDL建模描述===== | =====Verilog HDL建模描述===== | ||
| 3变量表决器程序清单voter3.v\\ | 3变量表决器程序清单voter3.v\\ | ||
| + | <code verilog> | ||
| + | |||
| + | |||
| module voter3 | module voter3 | ||
| ( | ( | ||
| 行 25: | 行 28: | ||
| assign led = (a&b)|(b&c)|(a&c); //根据逻辑表达式得到表决结果 | assign led = (a&b)|(b&c)|(a&c); //根据逻辑表达式得到表决结果 | ||
| endmodule | endmodule | ||
| + | </code> | ||
| =====实验步骤===== | =====实验步骤===== | ||
| - 打开Lattice Diamond，建立工程。 | - 打开Lattice Diamond，建立工程。 | ||
| - 新建Verilog HDL设计文件，并键入设计代码。 | - 新建Verilog HDL设计文件，并键入设计代码。 | ||
| - | - 综合并分配管脚，将输入信号a、b、c分配至拨码开关，将输出信号led分配至板卡上的LED。a/M7,a/M8,c/M9,led/N13 | + | - 综合并分配管脚，将输入信号a、b、c分配至拨码开关，将输出信号led分配至板卡上的LED。a/M7,b/M8,c/M9,led/N13 |
| - 构建并输出编程文件，烧写至FPGA的Flash之中。 | - 构建并输出编程文件，烧写至FPGA的Flash之中。 | ||
| - 按下对应按键/拨动拨码开关，观察输出结果。 | - 按下对应按键/拨动拨码开关，观察输出结果。 | ||