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stepmxo2-lab2 [2021/08/16 13:37] gongyu |
— (当前版本) | ||
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- | ### 实验目的 | ||
- | * (1)熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法; | ||
- | * (2)通过实验理解基本逻辑门电路; | ||
- | * (3)学习在Verilog HDL语言中实例化基本逻辑单元,用结构化描述电路的方法。 | ||
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- | ### 实验任务 | ||
- | 用与非门和异或门设计一个1位全加器电路,然后在实验板上实现自己设计的逻辑电路,并验证是否正确。 | ||
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- | ### 实验原理 | ||
- | 在将两个多位二进制数相加时,除了最低位以外,每一位都应该考虑来自低位的进位,即将两个对应位的加数和来自低位的进位三个数相加。这种运算称为全加,所用的电路称为全加器。按照二进制加法运算规则,可以得到如下表所示全加器真值表。其中,A、B是两个加数,CI是来自低位的进位,S是相加的和,CO是向高位的进位。将S、CO和A、B、CI的关系写成逻辑表达式则得到:\\ | ||
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- | S=CI’A’B+CI’AB’+CIA’B’+CIAB=A⊕B⊕CI \\ | ||
- | CO=CI’AB+CIA’B+CI’AB’+CIAB=AB+AC+BC | ||
- | |||
- | {{::1位全加器真值表.png?nolink&400|}} \\ | ||
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- | ### 逻辑电路(使用与非门和异或门构成) | ||
- | {{:逻辑电路全加器.png?nolink&400|}} | ||
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- | ### Verilog HDL建模描述 | ||
- | 1位全加器程序清单adder1.v\\ | ||
- | <code verilog> | ||
- | |||
- | |||
- | module adder1 | ||
- | ( | ||
- | input wire a, //输入的低位进位及两个加数cin、a、b | ||
- | input wire b, | ||
- | input wire cin, | ||
- | output wire sum, //输出的和与进位 | ||
- | output wire cout | ||
- | ); | ||
- | wire s1,s2,s3; //定义中间变量 | ||
- | xor (s1,a,b); //调用基本异或门 | ||
- | xor (sum,s1,cin); | ||
- | nand (s2,a,b); //调用基本与非门 | ||
- | nand (s3,s1,cin); | ||
- | and (cout,s2,s3); | ||
- | endmodule | ||
- | | ||
- | </code> | ||
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- | ### 实验步骤 | ||
- | - 打开Lattice Diamond,建立工程。 | ||
- | - 新建Verilog HDL设计文件,并键入设计代码。 | ||
- | - 综合并分配管脚,将输入信号cin、a、b分配至拨码开关,将输出信号sum、cout分配至板卡上的LED。cin/M7,a/M8,b/M9,sum/N13,cout/M12 | ||
- | - 构建并输出编程文件,烧写至FPGA的Flash之中。 | ||
- | - 按下对应按键,观察输出结果。 | ||