差别
这里会显示出您选择的修订版和当前版本之间的差别。
上一修订版 两侧同时换到之后的修订记录 | |||
stepmxo2-lab10 [2018/08/28 16:16] group001 创建 |
stepmxo2-lab10 [2018/08/28 16:57] group001 [Verilog HDL建模描述] |
||
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行 15: | 行 15: | ||
=====Verilog HDL建模描述===== | =====Verilog HDL建模描述===== | ||
数码管驱动清单segment.v \\ | 数码管驱动清单segment.v \\ | ||
+ | <code verilog> | ||
module segment | module segment | ||
( | ( | ||
行 45: | 行 46: | ||
assign segment_led_2 = seg[seg_data_2]; | assign segment_led_2 = seg[seg_data_2]; | ||
endmodule | endmodule | ||
+ | </code> | ||
=====实验步骤===== | =====实验步骤===== | ||
- 打开Lattice Diamond,建立工程。 | - 打开Lattice Diamond,建立工程。 |