差别
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| 两侧同时换到之前的修订记录 前一修订版 | |||
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module [2018/09/14 08:29] group001 |
module [2018/09/14 08:35] (当前版本) group001 |
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| 行 3: | 行 3: | ||
| Verilog HDL程序的书写格式自由,一行可以写几个语句,一个语句也可以分写多行。\\ | Verilog HDL程序的书写格式自由,一行可以写几个语句,一个语句也可以分写多行。\\ | ||
| 除了endmodule语句外,每个语句和数据定义的最后必须有分号。\\ | 除了endmodule语句外,每个语句和数据定义的最后必须有分号。\\ | ||
| - | + | 模块的结构： | |
| + | module <模块名> (<端口列表>) | ||
| + | <I/O说明> | ||
| + | <内部信号声明> | ||
| + | <功能定义> | ||
| + | endmodule | ||
| + | \\ | ||
| + | 模块的端口定义： | ||
| + | 模块的端口声明了模块的输入输出口。如 | ||
| + | module 模块名(口1,口2,口3,口4,......) | ||
| + | \\ | ||
| + | 模块的内容： | ||
| + | I/O说明 | ||
| + | 输入口(input 端口名1，端口名2，……端口名n) | ||
| + | 输出口(output 端口名1，端口名2，……端口名n) | ||
| + | I/O\说明也可以卸载端口声明语句中: module module_name(input port1,input port2,…output port1,output port2…) | ||