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Verilog的基本组成单元为模组（Module）。
<code verilog> 语法（Syntax）

模组关键字 模组名 [ ( 端口列表 ) ]; 模组组成项; endmodule 模组关键字 = module | macromodule

moduleword modulename [ ( portlist ) ]; moduleitems; endmodule module_word = module | macromodule