**这是本文档旧的修订版!**
参考Diamond安装及配置安装好Diamond,如果遇到问题可以先看看Diamond安装常见问题解答。现在我们就可以使用Diamond软件开始FPGA的设计了,整个设计流程参照下图。
采用Diamond设计FPGA逻辑的基本流程
==== 1 运行第一个例程 ====
下面我们可以开始可编程逻辑的开发,我们以控制LED交替闪烁为例,完成自己的第一个程序:
- 程序源码已经准备好,如下,将代码复制到设计文件LEDshining.v中,并保存。<code verilog> ——————————————————————– »»»»»»»»»»»»> COPYRIGHT NOTICE ««««««««««««< ——————————————————————– Module: LEDshining
Author: Step Description: LEDshining Web: www.stepfpga.com ——————————————————————– Code Revision History : ——————————————————————– Version: |Mod. Date: |Changes Made: V1.0 |2015/11/11 |Initial ver ——————————————————————– module LEDshining ( input clkin, 输入系统12MHz时钟 input rstn_in, 输入复位信号 output led1, 输出led1 output led2 输出led2,与led1取反 ); parameter CLKDIVPERIOD=12000000; 分频常数定义
reg clk_div=0; 定义reg型变量,用作分频后时钟输出 wire led1,led2; wire型变量定义,可以省略,verilog里默认是wire型
assign led1=clkdiv; 持续赋值语句,将分频后时钟赋给led1,产生闪烁效果
assign led2=~clk_div; 取反赋值给led2,与led1形成交替闪烁
偶数分频电路 clkdiv = clkin/CLKDIVPERIOD, 占空比50%,CLKDIVPERIOD必须为偶数
reg[23:0] cnt=0; 分频用的计数器,2cnt-1>CLKDIVPERIOD,计数器最大值要大于分频常数
always@(posedge clkin or negedge rstnin)
begin
if(!rstnin)
begin
cnt⇐0;
clkdiv⇐0;
end
else begin
if(cnt==(CLKDIVPERIOD-1)) cnt⇐0;
else cnt⇐cnt+1'b1;
if(cnt<(CLKDIVPERIOD»1)) clkdiv⇐0;
else clkdiv⇐1;
end
end
endmodule
</code>
- 程序编写完成,需要综合,在软件左侧Process栏,选择Process,双击Synthesis Design,对设计进行综合,综合完成后Synthesis Design显示绿色对勾(如果显示红色叉号,说明代码有问题,根据提示修改代码),如图
- 通过综合工具,我们的代码就被综合成了电路,生成的具体电路,我们可以通过选择Tools → Netlist Analyzer查看(仅限Lattice的综合工具,第三方综合工具无法查看),如图
- 综合生成电路后,分配管脚,选择Tools → Spreadsheet View,按照下图分配FPGA管脚,然后设置IO_TYPE为LVCMOS33,保存,界面如下
- 在软件左侧Process栏,选择Process,勾选所有选项,直接双击Export Files,所有布局布线输出依次完成,结束后,所有选项显示绿色对勾。
到这里完成了第一个程序流文件的生成,下面可以下载到FPGA中。
==== 2 工程仿真====
——
上面我们走了整个工程开发的过程,例程较为简单,对于复杂的工程开发需要预仿真和后仿真等,保证最终的程序设计逻辑和时序符合我们的设计要求。
仿真软件很多,这里我们使用软件自带的Active-HDL软件进行功能仿真:
- 首先我们添加testbench文件,和前面添加设计文件一样,File →New→File →Verilog Files,Name填写,然后New,
- 测试源码如下,复制到LEDtest.v文件并保存。为了方便仿真,我们在LEDtest.v调用LEDshining模块时将CLKDIVPERIOD重新赋值为20:<code verilog>
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»»»»»»»»»»»»> COPYRIGHT NOTICE ««««««««««««<
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Module: LEDtest
Author: Step
Description: Testbench for LED_shining
Web: www.stepfpga.com
——————————————————————–
Code Revision History :
——————————————————————–
Version: |Mod. Date: |Changes Made:
V1.0 |2015/11/11 |Initial ver
——————————————————————–
timescale 1ns / 100ps
module LED_test;
parameter CLK_PERIOD = 40;
parameter CLK_DIV_PERIOD=20;
reg sys_clk;
initial
sys_clk = 1'b0;
always
sys_clk = #(CLK_PERIOD/2) ~sys_clk; //产生周期为40ns的时钟激励,频率25MHz
reg sys_rst_n;
//产生一个初始100ns低电平然后变高电平的复位信号激励
initial
begin
sys_rst_n = 1'b0;
#100;
sys_rst_n = 1'b1;
end
wire led1,led2;
//module例化
LED_shining #
(.CLK_DIV_PERIOD(CLK_DIV_PERIOD))
LED_shining_uut
(
.clk_in(sys_clk), //传递时钟
.rst_n_in(sys_rst_n), //传递复位信号
.led1(led1), //传递输出led1
.led2(led2) //传递输出led2
);
endmodule
</code>
- 然后在软件左侧Process栏,选择File List,找到LED_test.v(必须保存过),点击右键,选择Include for →Simulation {{ :diamond28.jpg |}}
- 准备工作完成,我们选择Tools →SimulationWizard →Next,
- 建立仿真工程,ModelSim和QuestaSim需要自行安装并与Diamond关联,才能直接调用,这里我们选择Active-HDL(默认),工程名称:LED_test,工程路径默认即可:然后点击Next,{{ :diamond29.jpg |}}
- 选择RTL,然后Next{{ :diamond30.jpg |}}
- 勾选Copy Source toSimulation Directory,然后Next{{ :diamond31.jpg |}}
- 点击Next{{ :diamond32.jpg |}}
- 点击Finish,等待仿真软件的自动运行并显示仿真时序{{ :diamond33.jpg |}}
- 查看仿真结果{{ :diamond34.jpg |}}
=== 3 下载程序到FPGA ===
[[STEP-MXO2第二代|STEP MXO2 V2]]的编程芯片已经集成到小脚丫开发板上,因此只需要一根Micro USB线和电脑相连,就可以完成供电和编程的功能,驱动安装好以后就可以开始编译下载程序了。
将编译完成的程序下载到开发板:
- 选择Tools →Programmer,选择下载器HW-USBN-2B(FTDI),然后点击OK,{{ :diamond35.jpg |}}
- 进入Programmer界面{{ :diamond36.jpg |}}
- 将开发板、下载器和电脑连接,如图{{ :下载程序.jpg |}}
- 在Programmer界面,点击右侧Detect Cable,自动检测Cable 显示HW-USBN-2B(FTDI),然后点击下图中Program{{ :diamond37.jpg |}}
- 显示PASS,加载完成,观察StepFPGA的LED交替闪烁,成功了。{{ :diamond38.jpg |}}
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**实验案例--时钟分频**
这是一个基础的模块,可以作为后续编程中的子模块使用
本程序实现时钟分频,输出两路不同占空比的分频信号
* 程序源码如下:<code verilog>// --------------------------------------------------------------------
// >>>>>>>>>>>>>>>>>>>>>>>>> COPYRIGHT NOTICE <<<<<<<<<<<<<<<<<<<<<<<<<
// --------------------------------------------------------------------
// Module: Clock_div
//
// Author: Step
//
// Description: Clock_div
//
// Web: www.ecbcamp.com
//
// --------------------------------------------------------------------
// Code Revision History :
// --------------------------------------------------------------------
// Version: |Mod. Date: |Changes Made:
// V1.0 |2015/11/11 |Initial ver
// --------------------------------------------------------------------
module Clock_div
(
input clk_in, //clk_in = 12mhz
input rst_n_in, //rst_n_in, active low
output clk_div_pulse_out, //clock divide output, duty cycle = 1/CLK_DIV_PERIOD(one clk_in period)
output clk_div_50per_out //clock divide output, duty cycle is 50 percent
);
parameter CLK_DIV_PERIOD=20; //related with clk_div's frequency
//clk_div_pulse_out = clk_in/CLK_DIV_PULSE_PERIOD, duty cycle is 1/CLK_DIV_PULSE_PERIOD(one clk_in period)
reg[23:0] cnt=0;
always@(posedge clk_in or negedge rst_n_in)
begin
if(!rst_n_in) begin
cnt<=0;
end else if(cnt==(CLK_DIV_PERIOD-1)) begin
cnt<=0;
end else begin
cnt<=cnt+1'b1;
end
end
//wire clk_div_pulse_out,clk_div_50per_out;
assign clk_div_pulse_out = (cnt==0)? 1'b1:1'b0;
assign clk_div_50per_out = (cnt<(CLK_DIV_PERIOD>>1))? 1'b1:1'b0;
endmodule
</code>
* 测试源码如下:<code verilog>// --------------------------------------------------------------------
// >>>>>>>>>>>>>>>>>>>>>>>>> COPYRIGHT NOTICE <<<<<<<<<<<<<<<<<<<<<<<<<
// --------------------------------------------------------------------
// Module: Clock_div_test
//
// Author: Step
//
// Description: Testbench for Clock_div
//
// Web: www.ecbcamp.com
//
// --------------------------------------------------------------------
// Code Revision History :
// --------------------------------------------------------------------
// Version: |Mod. Date: |Changes Made:
// V1.0 |2015/11/11 |Initial ver
// --------------------------------------------------------------------
timescale 1ns / 100ps
module Clockdivtest;
parameter CLKPERIOD = 40; CLK_PERIOD=40ns
reg sysclk;
initial
sysclk = 1'b0;
always
sysclk = #(CLKPERIOD/2) ~sys_clk;
reg sysrstn; active low
initial
begin
sysrstn = 1'b0;
#200;
sysrst_n = 1'b1;
end
wire clkdivpulseout,clkdiv50perout;
Clockdiv Clockdivuut
(
.clkin(sysclk), clkin = 12mhz
.rstnin(sysrstn), rstnin, active low
.clkdivpulseout(clkdivpulseout), clock divide output, duty cycle = 1/CLKDIVPULSEPERIOD(one clkin period)
.clkdiv50perout(clkdiv50per_out) clock divide output, duty cycle is 50 percent
);
endmodule
</code>
* 仿真结果如下图所示:
* 实际编译分配管脚信息如下:
* 最后加载到开发板上,因为占空比较小的信号不易使用LED等效果观察,我们这里分配给了E3(GPIO0)和F3(GPIO1)管脚,我们使用示波器测量开发板标注0和1的管脚,观察波形。