差别
这里会显示出您选择的修订版和当前版本之间的差别。
| 两侧同时换到之前的修订记录 前一修订版 后一修订版 | 前一修订版 | ||
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lattice_diamond的使用 [2019/04/16 18:04] group003 |
lattice_diamond的使用 [2022/06/23 01:00] gongyu 移除 |
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| + | ## Lattice FPGA设计工具Diamond的使用 | ||
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| 参考[[软件安装及配置|Diamond安装及配置]]安装好Diamond，如果遇到问题可以先看看[[常见错误|Diamond安装常见问题解答]]。现在我们就可以使用Diamond软件开始FPGA的设计了，整个设计流程参照下图。 | 参考[[软件安装及配置|Diamond安装及配置]]安装好Diamond，如果遇到问题可以先看看[[常见错误|Diamond安装常见问题解答]]。现在我们就可以使用Diamond软件开始FPGA的设计了，整个设计流程参照下图。 | ||
| {{ :diamind_design_flow.png?600 |Diamond软件设计流程}} <WRAP centeralign>采用Diamond设计FPGA逻辑的基本流程 </WRAP> | {{ :diamind_design_flow.png?600 |Diamond软件设计流程}} <WRAP centeralign>采用Diamond设计FPGA逻辑的基本流程 </WRAP> | ||
| - | ==== 1 运行第一个例程 ==== | + | ### 1 运行第一个例程 |
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| 下面我们可以开始可编程逻辑的开发，我们以控制LED交替闪烁为例，完成自己的第一个程序: | 下面我们可以开始可编程逻辑的开发，我们以控制LED交替闪烁为例，完成自己的第一个程序: | ||
| - 双击运行Diamond软件，首先新建工程：选择File →New →Project →Next {{ :diamond16.png |}} | - 双击运行Diamond软件，首先新建工程：选择File →New →Project →Next {{ :diamond16.png |}} | ||
| - | - 工程命名：我们将新工程命名为LED_shining，工程目录G:/LED_shining，然后点击Next {{ :diamond17.png |}} | + | - 工程命名：我们将新工程命名为LED_shining，工程目录F:/LED_shining，然后点击Next {{ :diamond17.png |}} |
| - 添加相关设计文件或约束文件（如果已经有设计文件和约束文件，我们可以选择添加进工程）：这里我们新建工程，没有相关文件，不需添加，直接Next{{ :diamond18.png |}} | - 添加相关设计文件或约束文件（如果已经有设计文件和约束文件，我们可以选择添加进工程）：这里我们新建工程，没有相关文件，不需添加，直接Next{{ :diamond18.png |}} | ||
| - **器件选择**：按照Step FPGA开发板器件LCMXO2-4000HC-4MG132C配置，Next（器件型号必须确认正确，否则在管脚设置时会报错）{{ :diamond19.jpg |}} | - **器件选择**：按照Step FPGA开发板器件LCMXO2-4000HC-4MG132C配置，Next（器件型号必须确认正确，否则在管脚设置时会报错）{{ :diamond19.jpg |}} | ||
| 行 17: | 行 20: | ||
| <code verilog> | <code verilog> | ||
| - | // -------------------------------------------------------------------- | + | module LED_shining ( |
| - | // >>>>>>>>>>>>>>>>>>>>>>>>> COPYRIGHT NOTICE <<<<<<<<<<<<<<<<<<<<<<<<< | + | input clk, //clk = 12mhz |
| - | // -------------------------------------------------------------------- | + | input rst_n, //rst_n, active low |
| - | // Module: LED_shining | + | output led1, //led1 output |
| - | // | + | output led2 //led2 output |
| - | // Author: Step | + | |
| - | // | + | |
| - | // Description: LED_shining | + | |
| - | // | + | |
| - | // Web: www.stepfpga.com | + | |
| - | // | + | |
| - | // -------------------------------------------------------------------- | + | |
| - | // Code Revision History : | + | |
| - | // -------------------------------------------------------------------- | + | |
| - | // Version: |Mod. Date: |Changes Made: | + | |
| - | // V1.0 |2015/11/11 |Initial ver | + | |
| - | // -------------------------------------------------------------------- | + | |
| - | module LED_shining | + | |
| - | ( | + | |
| - | input clk_in, //输入系统12MHz时钟 | + | |
| - | input rst_n_in, //输入复位信号 | + | |
| - | output led1, //输出led1 | + | |
| - | output led2 //输出led2，与led1取反 | + | |
| ); | ); | ||
| - | parameter CLK_DIV_PERIOD=12_000_000; //分频常数定义 | + | |
| - | reg clk_div=0; //定义reg型变量，用作分频后时钟输出 | + | parameter CNT_1S = 12_000_000 - 1; //time 1S |
| - | //wire led1,led2; //wire型变量定义，可以省略，verilog里默认是wire型 | + | parameter CNT_05S = CNT_1S >> 1; //time 0.5S |
| - | assign led1=clk_div; //持续赋值语句，将分频后时钟赋给led1，产生闪烁效果 | + | |
| - | assign led2=~clk_div; //取反赋值给led2，与led1形成交替闪烁 | + | reg [23:0] cnt; |
| - | //偶数分频电路 clk_div = clk_in/CLK_DIV_PERIOD, 占空比50%，CLK_DIV_PERIOD必须为偶数 | + | always @(posedge clk or negedge rst_n) begin |
| - | reg[23:0] cnt=0; //分频用的计数器，2**cnt-1>CLK_DIV_PERIOD,计数器最大值要大于分频常数 | + | if (!rst_n) cnt <= 1'b0; |
| - | always@(posedge clk_in or negedge rst_n_in) | + | else if (cnt >= CNT_1S) cnt <= 1'b0; |
| - | begin | + | else cnt <= cnt + 1'b1; |
| - | if(!rst_n_in) | + | |
| - | begin | + | |
| - | cnt<=0; | + | |
| - | clk_div<=0; | + | |
| - | end | + | |
| - | else begin | + | |
| - | if(cnt==(CLK_DIV_PERIOD-1)) cnt<=0; | + | |
| - | else cnt<=cnt+1'b1; | + | |
| - | if(cnt<(CLK_DIV_PERIOD>>1)) clk_div<=0; | + | |
| - | else clk_div<=1; | + | |
| - | end | + | |
| end | end | ||
| - | endmodule | + | |
| + | wire clk_div = (cnt>CNT_05S)? 1'b1 : 1'b0; | ||
| + | |||
| + | assign led1 = clk_div; | ||
| + | assign led2 = ~clk_div; | ||
| + | |||
| + | endmodule | ||
| </code> | </code> | ||
| - 程序编写完成，需要综合，在软件左侧Process栏，选择Process，双击Synthesis Design，对设计进行综合，综合完成后Synthesis Design显示绿色对勾（如果显示红色叉号，说明代码有问题，根据提示修改代码），如图{{ :diamond24.jpg |}} | - 程序编写完成，需要综合，在软件左侧Process栏，选择Process，双击Synthesis Design，对设计进行综合，综合完成后Synthesis Design显示绿色对勾（如果显示红色叉号，说明代码有问题，根据提示修改代码），如图{{ :diamond24.jpg |}} | ||
| 行 71: | 行 52: | ||
| 到这里完成了第一个程序流文件的生成，下面可以下载到FPGA中。 | 到这里完成了第一个程序流文件的生成，下面可以下载到FPGA中。 | ||
| - | ==== 2 工程仿真==== | + | ### 2 工程仿真 |
| ------ | ------ | ||
| 上面我们走了整个工程开发的过程，例程较为简单，对于复杂的工程开发需要预仿真和后仿真等，保证最终的程序设计逻辑和时序符合我们的设计要求。 | 上面我们走了整个工程开发的过程，例程较为简单，对于复杂的工程开发需要预仿真和后仿真等，保证最终的程序设计逻辑和时序符合我们的设计要求。 | ||
| - | 仿真软件很多，这里我们使用软件自带的Active-HDL软件进行功能仿真： | + | 仿真软件很多，这里我们使用软件自带的Modelsim软件进行功能仿真： |
| - 首先我们添加testbench文件，和前面添加设计文件一样，File →New→File →Verilog Files，Name填写，然后New，{{ :diamond28.png |}} | - 首先我们添加testbench文件，和前面添加设计文件一样，File →New→File →Verilog Files，Name填写，然后New，{{ :diamond28.png |}} | ||
| - | - 测试源码如下，复制到LED_test.v文件并保存。为了方便仿真，我们在LED_test.v调用LED_shining模块时将CLK_DIV_PERIOD重新赋值为20： | + | - 测试源码如下，复制到LED_shining_tb.v文件并保存。为了方便仿真，我们在LED_shining_tb.v调用LED_shining模块时将CNT_1S重新赋值为19： |
| <code verilog> | <code verilog> | ||
| - | // -------------------------------------------------------------------- | ||
| - | // >>>>>>>>>>>>>>>>>>>>>>>>> COPYRIGHT NOTICE <<<<<<<<<<<<<<<<<<<<<<<<< | ||
| - | // -------------------------------------------------------------------- | ||
| - | // Module: LED_test | ||
| - | // | ||
| - | // Author: Step | ||
| - | // | ||
| - | // Description: Testbench for LED_shining | ||
| - | // | ||
| - | // Web: www.stepfpga.com | ||
| - | // | ||
| - | // -------------------------------------------------------------------- | ||
| - | // Code Revision History : | ||
| - | // -------------------------------------------------------------------- | ||
| - | // Version: |Mod. Date: |Changes Made: | ||
| - | // V1.0 |2015/11/11 |Initial ver | ||
| - | // -------------------------------------------------------------------- | ||
| `timescale 1ns / 100ps | `timescale 1ns / 100ps | ||
| + | module LED_shining_tb; | ||
| - | module LED_test; | + | parameter CLK_PERIOD = 10; |
| - | parameter CLK_PERIOD = 40; | + | reg clk; |
| - | parameter CLK_DIV_PERIOD=20; | + | initial clk = 1'b0; |
| + | always #(CLK_PERIOD/2) clk = ~clk; | ||
| - | reg sys_clk; | + | reg rst_n; //active low |
| - | initial | + | initial begin |
| - | sys_clk = 1'b0; | + | rst_n = 1'b0; |
| - | always | + | #20; |
| - | sys_clk = #(CLK_PERIOD/2) ~sys_clk; //产生周期为40ns的时钟激励，频率25MHz | + | rst_n = 1'b1; |
| - | + | end | |
| - | reg sys_rst_n; | + | |
| - | //产生一个初始100ns低电平然后变高电平的复位信号激励 | + | |
| - | initial | + | |
| - | begin | + | |
| - | sys_rst_n = 1'b0; | + | |
| - | #100; | + | |
| - | sys_rst_n = 1'b1; | + | |
| - | end | + | |
| wire led1,led2; | wire led1,led2; | ||
| - | //module例化 | + | LED_shining #(.CNT_1S ( 19 )) u_LED_shining ( |
| - | LED_shining # | + | .clk ( clk ), |
| - | (.CLK_DIV_PERIOD(CLK_DIV_PERIOD)) | + | .rst_n ( rst_n ), |
| - | LED_shining_uut | + | |
| - | ( | + | .led1 ( led1 ), |
| - | .clk_in(sys_clk), //传递时钟 | + | .led2 ( led2 ) |
| - | .rst_n_in(sys_rst_n), //传递复位信号 | + | |
| - | .led1(led1), //传递输出led1 | + | |
| - | .led2(led2) //传递输出led2 | + | |
| ); | ); | ||
| - | endmodule | + | |
| + | endmodule | ||
| </code> | </code> | ||
| - | - 然后在软件左侧Process栏，选择File List，找到LED_test.v（必须保存过），点击右键，选择Include for →Simulation {{ :diamond28.jpg |}} | + | - 然后在软件左侧Process栏，选择File List，找到LED_shining_tb.v（必须保存过），点击右键，选择Include for →Simulation {{ :diamond28.jpg |}} |
| - 准备工作完成，我们选择Tools →SimulationWizard →Next， | - 准备工作完成，我们选择Tools →SimulationWizard →Next， | ||
| - | - 建立仿真工程，ModelSim和QuestaSim需要自行安装并与Diamond关联，才能直接调用，这里我们选择Active-HDL（默认），工程名称：LED_test，工程路径默认即可：然后点击Next，{{ :diamond29.jpg |}} | + | - 5) 建立仿真工程，Lattice Diamond 3.12版本软件自带ModelSim仿真工具，直接调用ModelSim（默认），工程名称：LED_shining_tb，工程路径默认即可：然后点击Next，{{ :diamond29.jpg |}} |
| - 选择RTL，然后Next{{ :diamond30.jpg |}} | - 选择RTL，然后Next{{ :diamond30.jpg |}} | ||
| - 勾选Copy Source toSimulation Directory，然后Next{{ :diamond31.jpg |}} | - 勾选Copy Source toSimulation Directory，然后Next{{ :diamond31.jpg |}} | ||
| - 点击Next{{ :diamond32.jpg |}} | - 点击Next{{ :diamond32.jpg |}} | ||
| - | - 点击Finish，等待仿真软件的自动运行并显示仿真时序{{ :diamond33.jpg |}} | + | - 点击Finish，等待仿真软件的自动运行{{ :diamond33.jpg |}} |
| - | - 查看仿真结果{{ ::led_shining.png |}} | + | - ModelSim软件启动，可以直接查看testbench文件中变量的时序变化，想要看LED_shining模块中的变量的时序，可以通过下图中的步骤添加信号至WAVE窗口。{{ ::led_shining.png |}} |
| + | - 在WAVE窗口仿真相应的时间长度，观察信号的时序{{ :diamond331.jpg |}} | ||
| - | ==== 3 下载程序到FPGA ==== | + | ### 3 下载程序到FPGA |
| [[STEP-MXO2第二代|STEP MXO2 V2]]的编程芯片已经集成到小脚丫开发板上，因此只需要一根Micro USB线和电脑相连，就可以完成供电和编程的功能，驱动安装好以后就可以开始编译下载程序了。 | [[STEP-MXO2第二代|STEP MXO2 V2]]的编程芯片已经集成到小脚丫开发板上，因此只需要一根Micro USB线和电脑相连，就可以完成供电和编程的功能，驱动安装好以后就可以开始编译下载程序了。 | ||
| 将编译完成的程序下载到开发板： | 将编译完成的程序下载到开发板： | ||
| 行 152: | 行 111: | ||
| - 显示PASS，加载完成，观察StepFPGA的LED交替闪烁，成功了。{{ :diamond38.jpg |}} | - 显示PASS，加载完成，观察StepFPGA的LED交替闪烁，成功了。{{ :diamond38.jpg |}} | ||
| - | ====4 STEP MXO2入门教程==== | + | ### 4 STEP MXO2入门教程 |
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| 到这里我们了解了用Diamond软件进行开发的完整流程。接下来我们开始[[STEP-MXO2入门教程]]一步一步进入可编程逻辑设计。 | 到这里我们了解了用Diamond软件进行开发的完整流程。接下来我们开始[[STEP-MXO2入门教程]]一步一步进入可编程逻辑设计。 | ||