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fpga_contest_training_board [2022/06/25 18:10] gongyu [在这个平台上能够实现的项目以及参考例程：] |
fpga_contest_training_board [2022/06/25 18:11] (当前版本) gongyu [在这个平台上能够实现的项目以及参考例程：] |
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| 行 18: | 行 18: | ||
| * ADC低速数据采集以及数据处理、MCU的响应 | * ADC低速数据采集以及数据处理、MCU的响应 | ||
| * [[https://www.eetree.cn/project/detail/255|Sigma Delta ADC的实现]]（通过高速比较器）以及数字滤波器的使用 | * [[https://www.eetree.cn/project/detail/255|Sigma Delta ADC的实现]]（通过高速比较器）以及数字滤波器的使用 | ||
| - | * 数字滤波器 - 通过FPGA内部逻辑/乘法器实现，以及通过MCU的程序实现 | + | * [[https://www.eetree.cn/wiki/digital_filter|数字滤波器]] - 通过FPGA内部逻辑/乘法器实现，以及通过MCU的程序实现 |
| * [[https://www.eetree.cn/project/detail/952|频率计/计数器设计]] - FPGA逻辑实现，以及MCU的定时器/代码实现方法 | * [[https://www.eetree.cn/project/detail/952|频率计/计数器设计]] - FPGA逻辑实现，以及MCU的定时器/代码实现方法 | ||
| * 通过PWM构成DAC实现DDS - 任意波形产生: [[https://www.eetree.cn/wiki/pwm_verilog|PWM的应用及相应的Verilog代码]] | * 通过PWM构成DAC实现DDS - 任意波形产生: [[https://www.eetree.cn/wiki/pwm_verilog|PWM的应用及相应的Verilog代码]] | ||
| * UART的数据传输: [[https://www.eetree.cn/wiki/uart_verilog|异步收发器UART的Verilog代码]] | * UART的数据传输: [[https://www.eetree.cn/wiki/uart_verilog|异步收发器UART的Verilog代码]] | ||