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dds [2017/03/13 10:23]
gongyu 		dds [2017/03/13 10:32]
gongyu
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 考虑n = 32，M = 1的情况。相位累加器会逐步执行232个可能的输出中的每一个，直至溢出并重新开始。相应的输出正弦波频率等于输入时钟频率232分频。若M=2，相位累加器寄存器就会以两倍的速度“滚动”计算，输出频率也会增加一倍。以上内容可总结如下： 考虑n = 32，M = 1的情况。相位累加器会逐步执行232个可能的输出中的每一个，直至溢出并重新开始。相应的输出正弦波频率等于输入时钟频率232分频。若M=2，相位累加器寄存器就会以两倍的速度“滚动”计算，输出频率也会增加一倍。以上内容可总结如下：
  
- +{{ ::​digital_phase.jpg |图3：数字相位轮}}
-图3：数字相位轮+
  
 n位相位累加器(大多数DDS系统中，n的范围通常为24至32)存在2n个可能的相位点。△相位寄存器中的数字字M代表相位累加器每个时钟周期增加的数量。如果时钟频率为fc，则输出正弦波频率计算公式为： n位相位累加器(大多数DDS系统中，n的范围通常为24至32)存在2n个可能的相位点。△相位寄存器中的数字字M代表相位累加器每个时钟周期增加的数量。如果时钟频率为fc，则输出正弦波频率计算公式为：
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 该公式称为DDS“调谐公式”。注意，系统的频率分辨率等于fc/​2n。n = 32时，分辨率超过40亿分之一！在实际DDS系统中，溢出相位寄存器的位不会进入查找表，而是会被截断，只留下前13至15个MSB。这样可以减小查找表的大小，而且不会影响频率分辨率。相位截断只会给最终输出增加少量可接受的相位噪声。(参见图4)。 该公式称为DDS“调谐公式”。注意，系统的频率分辨率等于fc/​2n。n = 32时，分辨率超过40亿分之一！在实际DDS系统中，溢出相位寄存器的位不会进入查找表，而是会被截断，只留下前13至15个MSB。这样可以减小查找表的大小，而且不会影响频率分辨率。相位截断只会给最终输出增加少量可接受的相位噪声。(参见图4)。
  
 +{{ ::​sfdr90db.jpg |}}
  
 图4：计算得出的输出频谱显示15位相位截断时90 dB SFDR 图4：计算得出的输出频谱显示15位相位截断时90 dB SFDR
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 简单DDS系统中可能会产生一种重要的输出频率范围限制。奈奎斯特准则表明，时钟频率(采样速率)必须至少为输出频率的两倍。实际最高输出频率限制在约1/​3时钟频率范围内。图5所示为DDS系统中的DAC输出，其中输出频率为30 MHz，时钟频率为100 MHz。如图所示，重构DAC后必须跟随一个抗混叠滤波器，以消除较低的图像频率(100 – 30 = 70 MHz)。 简单DDS系统中可能会产生一种重要的输出频率范围限制。奈奎斯特准则表明，时钟频率(采样速率)必须至少为输出频率的两倍。实际最高输出频率限制在约1/​3时钟频率范围内。图5所示为DDS系统中的DAC输出，其中输出频率为30 MHz，时钟频率为100 MHz。如图所示，重构DAC后必须跟随一个抗混叠滤波器，以消除较低的图像频率(100 – 30 = 70 MHz)。
  
 +{{ ::​dds_alias.jpg |}}
 图5：DDS系统中的混叠 图5：DDS系统中的混叠
  
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 比较器输出有2 ns的上升和下降时间，可以产生与TTL/​CMOS逻辑电平兼容方波。比较器输出边缘的抖动小于20 ps rms。输出和补偿输出均可按要求提供。 比较器输出有2 ns的上升和下降时间，可以产生与TTL/​CMOS逻辑电平兼容方波。比较器输出边缘的抖动小于20 ps rms。输出和补偿输出均可按要求提供。
  
 +{{ ::​dds_adc_buffer.jpg |}}
 图6：将DDS系统用作ADC时钟驱动器 图6：将DDS系统用作ADC时钟驱动器
  
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 DDS系统中的幅度调制可以通过在查找表和DAC输入之间放置数字乘法器来实现，如图7所示。调制DAC输出幅度的另一种方法是改变DAC的参考电压。在AD9850中，内部参考控制放大器的带宽约为1 MHz。这种方法在输出幅度变化相对较小的情况下非常有效，只要输出信号不超过+1 V的规格即可。 DDS系统中的幅度调制可以通过在查找表和DAC输入之间放置数字乘法器来实现，如图7所示。调制DAC输出幅度的另一种方法是改变DAC的参考电压。在AD9850中，内部参考控制放大器的带宽约为1 MHz。这种方法在输出幅度变化相对较小的情况下非常有效，只要输出信号不超过+1 V的规格即可。
  
 +{{ ::​dds_am.jpg |}}
 图7：DDS系统中的幅度调制 图7：DDS系统中的幅度调制
  
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 图8说明了上述情况，其中4096 (4k)点FFT基于理想12位DAC中数字化生成的数据计算得出。左侧图表(A)中，所选的时钟频率和输出频率的比值恰好等于40，获得的SFDR约为77 dBc。右侧图表中，比例稍有失调，有效SFDR增至94 dBc。在这一理想情况下，只是略微改变了频率比，SFDR就改变了17 dB。 图8说明了上述情况，其中4096 (4k)点FFT基于理想12位DAC中数字化生成的数据计算得出。左侧图表(A)中，所选的时钟频率和输出频率的比值恰好等于40，获得的SFDR约为77 dBc。右侧图表中，比例稍有失调，有效SFDR增至94 dBc。在这一理想情况下，只是略微改变了频率比，SFDR就改变了17 dB。
  
 +{{ ::​fft_sfdr.jpg |}}
 图8：采用4096点FFT时，时钟与输出频率比值对理论12位DAC SFDR的影响 图8：采用4096点FFT时，时钟与输出频率比值对理论12位DAC SFDR的影响
  
 因此，通过仔细选择时钟与输出频率，就可以获得最佳SFDR。但是，在有些应用中，这点可能难以实现。在基于ADC的系统中，增加少量的随机噪声至输入就可能使量化误差随机化，并且减少这种效应。DDS系统中也可以实现同样的效果，如图9所示。伪随机数字噪声发生器输出先增加至DDS正弦幅度字，然后再载入DAC。数字噪声的幅度设置为1/​2 LSB左右。这样就能实现随机化过程，代价是整体输出本底噪声会略微增加。但是，在大多数DDS系统中，有足够的灵活性可以选择不同的频率比，因此不需要扰动。 因此，通过仔细选择时钟与输出频率，就可以获得最佳SFDR。但是，在有些应用中，这点可能难以实现。在基于ADC的系统中，增加少量的随机噪声至输入就可能使量化误差随机化，并且减少这种效应。DDS系统中也可以实现同样的效果，如图9所示。伪随机数字噪声发生器输出先增加至DDS正弦幅度字，然后再载入DAC。数字噪声的幅度设置为1/​2 LSB左右。这样就能实现随机化过程，代价是整体输出本底噪声会略微增加。但是，在大多数DDS系统中，有足够的灵活性可以选择不同的频率比，因此不需要扰动。
  
 +{{ ::​sfdr_dither.jpg |}}
 图9：向DDS系统注入数字扰动以使量化噪声随机化并提高SFDR 图9：向DDS系统注入数字扰动以使量化噪声随机化并提高SFDR
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 Direct digital synthesizer (DDS) is a type of frequency synthesizer used for creating arbitrary waveforms from a single, fixed-frequency reference clock. Applications of DDS include: signal generation, local oscillators in communication systems, function generators, mixers, modulators, sound synthesizers and as part of a digital phase-locked loop. Direct digital synthesizer (DDS) is a type of frequency synthesizer used for creating arbitrary waveforms from a single, fixed-frequency reference clock. Applications of DDS include: signal generation, local oscillators in communication systems, function generators, mixers, modulators, sound synthesizers and as part of a digital phase-locked loop.