差别
这里会显示出您选择的修订版和当前版本之间的差别。
两侧同时换到之前的修订记录 前一修订版 | |||
analog_circuit_learning_kit [2023/10/18 15:49] gongyu [5. 实验] |
analog_circuit_learning_kit [2023/10/20 11:36] (当前版本) gongyu [6. 开机测试] |
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行 362: | 行 362: | ||
连接方式见图片:{{ :acdlk_test_setup.jpg |测试连接方式}} | 连接方式见图片:{{ :acdlk_test_setup.jpg |测试连接方式}} | ||
+ | 板上的跳线除以下的跳线不连接之外,其它都连接: | ||
+ | - 用于扩展测试的管脚信号: | ||
+ | - J4的Vb - 对外提供5V直流电压,跳线两端都连接J2安装的FPGA核心板的+5V供电电压,用于对外供电 | ||
+ | - J4的X1 - 对外提供一个IO,跳线两端都连接J2安装的FPGA的IO39,用于对外提供数字接口信号 | ||
+ | - J4的GND - 对外提供GND,跳线两端都已经接地 | ||
+ | - J5的3.3V - 对外提供3.3V直流电压,跳线两端都已经连接在J2安装的FPGA核心板的3.3V上 | ||
+ | - J5的X2 - 对外提供一个IO,跳线两端都连接J2安装的FPGA的IO2,用于对外提供数字接口信号 | ||
+ | - J5的GND - 对外提供GND,跳线两端都已经接地 | ||
+ | - 用于信号输入的管脚信号 | ||
+ | - J7 - 用于模拟信号输入,左侧为用Sigma Delta测试的模拟信号电压,右侧为GND | ||
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+ | 二选一跳线: | ||
+ | - JP3:连接左侧两个管脚,使得在J6上输出的信号来自高速DAC生成的模拟信号 | ||
+ | - |