差别
这里会显示出您选择的修订版和当前版本之间的差别。
| 两侧同时换到之前的修订记录 前一修订版 后一修订版 | 前一修订版 | ||
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analog_circuit_learning_kit [2023/03/20 13:26] gongyu [3 电路详解] |
analog_circuit_learning_kit [2023/10/20 11:36] (当前版本) gongyu [6. 开机测试] |
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|---|---|---|---|
| 行 220: | 行 220: | ||
| ##### 3.2.2 5阶低通滤波器 | ##### 3.2.2 5阶低通滤波器 | ||
| - | + | {{ :bwfilter.png |5阶巴特沃斯滤波器响应}}<WRAP centeralign>5阶巴特沃斯滤波器的频率响应</WRAP> | |
| - | {{ ::lpf_b_3m_freq.png |}} | + | {{ :ellipticfilter.png |5阶椭圆滤波器响应}} <WRAP centeralign>5阶椭圆滤波器的频率相应</WRAP> |
| - | {{ ::lpf_e_3m_freq.png |}} | + | {{ ::lpf_b_3m_freq.png |}}<WRAP centeralign>3MHz的信号通过5阶巴特沃斯滤波器后的频谱</WRAP> |
| - | {{ ::lpf_e_3m.png |}} | + | {{ ::lpf_e_3m_freq.png |}}<WRAP centeralign>3MHz的信号通过5阶椭圆滤波器后的频谱</WRAP> |
| - | {{ ::lpf_b_3m.png |}} | + | {{ ::lpf_b_3m.png |}}<WRAP centeralign>3MHz的信号通过5阶巴特沃斯滤波器后波形</WRAP> |
| - | {{ ::lpf_b_750k.png |}} | + | {{ ::lpf_e_3m.png |}}<WRAP centeralign>3MHz的信号通过5阶椭圆滤波器后波形</WRAP> |
| - | {{ ::lpf_e_750k.png |}} | + | {{ ::lpf_b_750k.png |}}<WRAP centeralign>750KHz的信号通过5阶巴特沃斯滤波器后波形</WRAP> |
| + | {{ ::lpf_e_750k.png |}}<WRAP centeralign>750KHz的信号通过5阶椭圆滤波器后波形</WRAP> | ||
| #### 3.3 信号采集电路 | #### 3.3 信号采集电路 | ||
| 行 272: | 行 272: | ||
| {{ :pwm_awg_freq.png |}}<WRAP centeralign>用LTSpice仿真的频域效果</WRAP> | {{ :pwm_awg_freq.png |}}<WRAP centeralign>用LTSpice仿真的频域效果</WRAP> | ||
| + | **实际测试:** | ||
| + | 12MHz输入时钟，经过PLL后得到396MHz的内部时钟，用于PWM信号的生成。 | ||
| + | AWG信号的幅度采用10位精度，因此DDS的转换时钟为396MHz/1024 ~ 386.71875Ksps | ||
| + | 要得到20KHz的模拟信号，24位的相位累加字为24'H0D3D56 | ||
| + | |||
| + | {{ ::pwm_awg_20khz_wave.png |}}<WRAP centeralign>396MHz主频生成20KHz的模拟信号波形</WRAP> | ||
| + | {{ ::pwm_awg_20khz_spec.png |}}<WRAP centeralign>396MHz主频生成20KHz的模拟信号频谱</WRAP> | ||
| + | |||
| + | 在频谱上可以看到在386.71875KHz左右各有一个20KHz的镜像频率366.71875KHz和406.71875KHz的频率分量，这是因为我们低通滤波器在366KHz ~ 406MHz的抑制度比较低，如果采用更高阶的低通滤波器，可以将这部分的频率分量压制下来。 | ||
| + | {{ ::pwm_awg_20khz_sim.png |}}<WRAP centeralign>使用simDDS查看生成信号的频谱 - 没有加低通滤波器</WRAP> | ||
| + | {{ ::pwm_awg_20khz_lpf.png |}}<WRAP centeralign>使用simDDS查看添加了2阶低通滤波器后的频谱</WRAP> | ||
| + | {{ ::pwm_awg_20khz_lpf1.png |}}<WRAP centeralign>使用simDDS查看添加了2阶低通滤波器后的杂散信号表</WRAP> | ||
| + | {{ ::pwm_awg_20khz_lpf2.png |}}<WRAP centeralign>使用simDDS查看添加了5阶低通滤波器后的频谱</WRAP> | ||
| #### 3.5 可调直流电压生成 | #### 3.5 可调直流电压生成 | ||
| 行 344: | 行 357: | ||
| - 线性稳压/LDO稳压器 | - 线性稳压/LDO稳压器 | ||
| - 电荷泵/负电压生成 | - 电荷泵/负电压生成 | ||
| + | |||
| + | ### 6. 开机测试 | ||
| + | 使用Lattice XO2-4000HC FPGA小脚丫，下载测试程序：{{:acdlk_test_impl1.rar|模拟信号训练学习平台FPGA代码}}，解压后生成jed文件可以下载。 | ||
| + | 连接方式见图片：{{ :acdlk_test_setup.jpg |测试连接方式}} | ||
| + | |||
| + | 板上的跳线除以下的跳线不连接之外，其它都连接： | ||
| + | - 用于扩展测试的管脚信号： | ||
| + | - J4的Vb - 对外提供5V直流电压，跳线两端都连接J2安装的FPGA核心板的+5V供电电压，用于对外供电 | ||
| + | - J4的X1 - 对外提供一个IO，跳线两端都连接J2安装的FPGA的IO39，用于对外提供数字接口信号 | ||
| + | - J4的GND - 对外提供GND，跳线两端都已经接地 | ||
| + | - J5的3.3V - 对外提供3.3V直流电压，跳线两端都已经连接在J2安装的FPGA核心板的3.3V上 | ||
| + | - J5的X2 - 对外提供一个IO，跳线两端都连接J2安装的FPGA的IO2，用于对外提供数字接口信号 | ||
| + | - J5的GND - 对外提供GND，跳线两端都已经接地 | ||
| + | - 用于信号输入的管脚信号 | ||
| + | - J7 - 用于模拟信号输入，左侧为用Sigma Delta测试的模拟信号电压，右侧为GND | ||
| + | |||
| + | 二选一跳线： | ||
| + | - JP3：连接左侧两个管脚，使得在J6上输出的信号来自高速DAC生成的模拟信号 | ||
| + | - | ||