差别
这里会显示出您选择的修订版和当前版本之间的差别。
两侧同时换到之前的修订记录 前一修订版 后一修订版 | 前一修订版 上一修订版 两侧同时换到之后的修订记录 | ||
altera_4seg [2017/05/31 13:39] group002 |
altera_4seg [2021/10/03 01:19] gongyu |
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- | ======数码管显示====== | + | ## 数码管显示 |
本实验将会让你熟悉小脚丫上最后一种有意思的外设七段数码管。 | 本实验将会让你熟悉小脚丫上最后一种有意思的外设七段数码管。 | ||
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- | ====硬件说明==== | + | |
- | ------- | + | ### 1. 硬件说明 |
数码管是工程设计中使用很广的一种显示输出器件。一个7段数码管(如果包括右下的小点可以认为是8段)分别由a、b、c、d、e、f、g位段和表示小数点的dp位段组成。实际是由8个LED灯组成的,控制每个LED的点亮或熄灭实现数字显示。通常数码管分为共阳极数码管和共阴极数码管,结构如下图所示: | 数码管是工程设计中使用很广的一种显示输出器件。一个7段数码管(如果包括右下的小点可以认为是8段)分别由a、b、c、d、e、f、g位段和表示小数点的dp位段组成。实际是由8个LED灯组成的,控制每个LED的点亮或熄灭实现数字显示。通常数码管分为共阳极数码管和共阴极数码管,结构如下图所示: | ||
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这其实是一个4-16译码器,如果我们想数码管能显示16进制可以全译码,如果只想显示数字,可以只利用其中10个译码,下面看看如果用Verilog来实现。 | 这其实是一个4-16译码器,如果我们想数码管能显示16进制可以全译码,如果只想显示数字,可以只利用其中10个译码,下面看看如果用Verilog来实现。 | ||
- | ====Verilog代码==== | + | ### 2. Verilog代码 |
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<code verilog> | <code verilog> | ||
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// Module Function:数码管的译码模块初始化 | // Module Function:数码管的译码模块初始化 | ||
- | module LED (seg_data_1,seg_data_2,seg_led_1,seg_led_2); | + | module segment (seg_data_1,seg_data_2,seg_led_1,seg_led_2); |
input [3:0] seg_data_1; //数码管需要显示0~9十个数字,所以最少需要4位输入做译码 | input [3:0] seg_data_1; //数码管需要显示0~9十个数字,所以最少需要4位输入做译码 | ||
行 77: | 行 77: | ||
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- | ====引脚分配==== | + | ### 3. 引脚分配 |
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小脚丫上正好有4路按键和4路开关,可以用来作为输入信号分别控制数码管的输出。按照下面表格定义输入输出信号 | 小脚丫上正好有4路按键和4路开关,可以用来作为输入信号分别控制数码管的输出。按照下面表格定义输入输出信号 | ||
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行 101: | 行 101: | ||
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- | ====小结==== | + | ### 4. 小结 |
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了解了小脚丫数码管的工作原理,在下个实验我们将进行到有趣的时序逻辑。首先是如何控制[[Altera_5clk|时钟分频]]。 | 了解了小脚丫数码管的工作原理,在下个实验我们将进行到有趣的时序逻辑。首先是如何控制[[Altera_5clk|时钟分频]]。 | ||