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7-seg_disp_verilog [2021/10/10 22:39] gongyu |
7-seg_disp_verilog [2022/03/30 11:13] (当前版本) gongyu |
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| 但大多数应用场景需要用较少的IO管脚也能够驱动多个数码管，比如4个、6个乃至10个，如何才能实现？那就需要扫描显示的模式，即所有数码管共用8根数据信号线，各自再有1根选通信号线，采用分时的方式循环选通各位数码管，比如驱动4个数码管仅需要8+4 = 12根信号线进行显示。利用人眼的“视觉暂留效应”，可以使数码管显示看起来是同时显示。这种扫描显示模式实现起来相对比较复杂，但是节约信号线的使用。这种显示方式会在后面掌握了时序逻辑的基本概念以后再进行实现。 | 但大多数应用场景需要用较少的IO管脚也能够驱动多个数码管，比如4个、6个乃至10个，如何才能实现？那就需要扫描显示的模式，即所有数码管共用8根数据信号线，各自再有1根选通信号线，采用分时的方式循环选通各位数码管，比如驱动4个数码管仅需要8+4 = 12根信号线进行显示。利用人眼的“视觉暂留效应”，可以使数码管显示看起来是同时显示。这种扫描显示模式实现起来相对比较复杂，但是节约信号线的使用。这种显示方式会在后面掌握了时序逻辑的基本概念以后再进行实现。 | ||
| - | 在实际的产品中，我们还可以使用专用的数码管驱动器件来实现，比如74HC595串行变并行的芯片、南京钦恒公司推出的[[http://www.wch.cn/products/CH450.html|数码管显示驱动芯片CH450]]等。 | + | 在实际的产品中，我们还可以使用专用的数码管驱动器件来实现，比如74HC595串行变并行的芯片、南京沁恒公司推出的[[http://www.wch.cn/products/CH450.html|数码管显示驱动芯片CH450]]等。 |