1. STEP-MXO2第一代
2. STEP-Baseboard

1. 了解数码管显示的工作原理
2. 掌握Verilog语言设计数码管显示驱动
3. 掌握Verilog语言设计串行转并行逻辑
4. 掌握数码管动态显示，按秒实现0到9循环左移显示

数码管是工程设计中使用很广的一种显示输出器件。一个8段数码管分别由a、b、c、d、e、f、g位段和表示小数点的dp位段组成。实际是由8个LED灯组成的，控制每个LED的点亮或熄灭实现数字显示。通常数码管分为共阳极数码管和共阴极数码管，结构如下图所示：

共阴8段数码管的信号端低电平有效，而共阳端接高电平有效。当共阳端接高电平时只要在各个位段上加上相应的低电平信号就可以使相应的位段发光。比如：要使a段发光，则在a段信号端加上低电平即可。共阴极的数码管则相反。

数码管有两种显示方式：

1. 一种是独立显示模式，由上图可知，控制数码管显示我们需要8根数据信号线和1根控制端选通信号线，这样如果我们需要4位数码管就需要4*9 = 36根信号线才能分别显示。独立显示模式实现简单，但是需要大量的信号线。
2. 另一种是扫描显示模式，即所有数码管共用8根数据信号线，各自再有1根选通信号线，采用分时的方式循环选通各位数码管，这样就需要8+4 = 12根信号线进行显示。利用人眼的“视觉暂留效应”，可以使数码管显示看起来是同时显示。扫描显示模式实现复杂，但是节约信号线的使用。

在STEP-Baseboard上的4位数码管结构如下：

因数码管上的4位需要显示不同的数字，故我们需要扫描的方式， 扫描模式采用分时的方式循环选通各个数码管，依次显示第1、第2、第3、第4位，利用人眼睛的视觉暂留效应，扫描的频率越高，数码管显示循环周期越小，当扫描频率足够高（例如当扫描频率等于100Hz）时，则在人眼看到的数码管显示就是连续的。

当扫描频率 = 100Hz，则4位数码管单次扫描周期为10ms，因为4位数码管分时显示，则每位数码管闪烁时间应为2.5ms。

从前面我们知道驱动一个4位数码管至少需要12根线，对于小脚丫FPGA的引脚资源来说还是很紧张的。因此在STEP-Baseboard实验平台上采用了74HC595来驱动数码管显示，这样可以有效的节约我们的管脚资源。 74HC595是较为常用的串行转并行的芯片，包括一个8位移位寄存器和一个存储器，三态缓冲输出。在最简单的情况下我们只需要控制3根引脚输入得到8根引脚并行输出信号。

一个4位数码管至少需要12根信号线控制显示，因此STEP-Baseboard上采用了两片74HC595级联来实现控制。单个74HC595芯片8根并行输出信号更新一次需要8个SHCP信号周期的时间长度，所以需要16个SHCP信号周期才能完成一位数码管的显示；

假如我们把每位数码管延时时间设为2.5ms（正好满足人眼暂留效应，看起来像是4位同时显示），对应16个SHCP信号周期，则SHCP信号周期应该为2.5ms/16 ≈ 156us，SHCP信号的频率应该为1000000us/156us ≈ 6.4KHz，这样在程序设计的时候我们可以将SHCP的控制信号（sclk_out）设置为6.4KHz左右。

根据上面STEP-Baseboard采用的4为数码馆结构图可以看到，加上数码管中间的冒号显示，我们需要14根信号线控制。通过两片74HC595级联驱动实现了3根串行总线控制16根并行总线输出，有效减少了引脚需求。具体硬件连接如下所述：

FPGA的系统时钟来自于小脚丫FPGA开发板配置的25MHz时钟晶振，连接FPGA的C1引脚。

数码管模块电路原理图连接和八段共阴极数码管的结构分别如图所示：

数码管模块、小脚丫与FPGA的引脚连接关系如下：

数码管是针对数字的显示器件，显示内容相对固定，我们首先把需要显示的内容定义为存储器，这样当我们需要显示时，只需要有存储器的地址就可以调用数据。

我们的数码管是由芯片74HC595驱动的，根据上面计算，SHCP的频率为6.4KHz，所以我们首先分频产生一个6.4KHz左右的信号clkdiv，然后再基于这个信号产生74HC595的控制时序。

小脚丫开发板晶振为25MHz，我们需要对时钟分频得到6.4KHz左右的信号，这样分频系数为25MHz/6.4KHz ≈ 3900。

parameter CLKDIVPERIOD=3900;

然后我们使用状态机将clk_div的高电平、低电平、上升沿和下降沿产生脉冲，方便我们后面结合上升沿和下降沿的状态完成74HC595的控制时序。

使用状态机我们将赋值和并行转串行分别完成,分为两个状态：

1. IDLE状态：分时控制四位数码管各位需要显示的内容
2. WRITE状态：实现74HC595的控制时序，将数码管需要显示的内容发送出去

• IDLE状态：分时显示的程序设计如下：

• WRITE状态：实现74HC595的控制时序，串行输出的程序设计如下：

如上所述就实现了数码管的分时显示，四位数码管可以同时显示不同的数字。

设计要求还需要按秒实现0到9循环左移显示，所以我们需要生成一个1Hz的信号clkdiv1Hz，然后由clkdiv1Hz触发完成显示内容的切换。

分频产生1Hz的时钟与上面产生6.4KHz信号的程序原理相同，这里不做赘述，然后基于1Hz时钟循环产生1~9的数据并使用寄存器逐级赋值锁存，方法如下：

引脚分配如下：

• 时钟分频
• 串行/并行转换
• 数码管动态显示

• Lattice MachXO2数据手册
• 74HC595数据手册

本实验将会让你熟悉小脚丫上最后一种有意思的外设七段数码管。

数码管是工程设计中使用很广的一种显示输出器件。一个7段数码管（如果包括右下的小点可以认为是8段）分别由a、b、c、d、e、f、g位段和表示小数点的dp位段组成。实际是由8个LED灯组成的，控制每个LED的点亮或熄灭实现数字显示。通常数码管分为共阳极数码管和共阴极数码管，结构如下图所示：

共阴8段数码管的信号端低电平有效，而共阳端接高电平有效。当共阳端接高电平时只要在各个位段上加上相应的低电平信号就可以使相应的位段发光。比如：要使a段发光，则在a段信号端加上低电平即可。共阴极的数码管则相反。 可以看到数码管的控制和LED的控制有相似之处，在小脚丫STEP-MXO2 V2开发板上有两位共阴极数码管，

数码管所有的信号都连接到FPGA的管脚，作为输出信号控制。FPGA只要输出这些信号就能够控制数码管的那一段LED亮或者灭。这样我们可以通过开关来控制FPGA的输出，和3. 3-8译码器实验一样，通过组合逻辑的输出来控制数码管显示数字，下面是数码管显示的表格

这其实是一个4-16译码器，如果我们想数码管能显示16进制可以全译码，如果只想显示数字，可以只利用其中10个译码，下面看看如果用Verilog来实现。

// ********************************************************************
// >>>>>>>>>>>>>>>>>>>>>>>>> COPYRIGHT NOTICE <<<<<<<<<<<<<<<<<<<<<<<<<
// ********************************************************************
// File name    : segment.v
// Module name  : segment
// Author       : STEP
// Description  : segment initial
// Web          : www.stepfpga.com
// 
// --------------------------------------------------------------------
// Code Revision History : 
// --------------------------------------------------------------------
// Version: |Mod. Date:   |Changes Made:
// V1.0     |2017/03/02   |Initial ver
// --------------------------------------------------------------------
// Module Function:数码管的译码模块初始化
 
module LED (seg_data_1,seg_data_2,seg_led_1,seg_led_2);
 
	input [3:0] seg_data_1;						//数码管需要显示0~9十个数字，所以最少需要4位输入做译码
	input [3:0] seg_data_2;						//小脚丫上第二个数码管
	output [8:0] seg_led_1;						//在小脚丫上控制一个数码管需要9个信号 MSB~LSB=DIG、DP、G、F、E、D、C、B、A
	output [8:0] seg_led_2;						//在小脚丫上第二个数码管的控制信号  MSB~LSB=DIG、DP、G、F、E、D、C、B、A
 
        reg [8:0] seg [9:0];                                            //定义了一个reg型的数组变量，相当于一个10*9的存储器，存储器一共有10个数，每个数有9位宽
 
        initial                                                         //在过程块中只能给reg型变量赋值，Verilog中有两种过程块always和initial
                                                                        //initial和always不同，其中语句只执行一次
	    begin
              seg[0] = 9'h3f;                                           //对存储器中第一个数赋值9'b00_0011_1111,相当于共阴极接地，DP点变低不亮，7段显示数字  0
	      seg[1] = 9'h06;                                           //7段显示数字  1
	      seg[2] = 9'h5b;                                           //7段显示数字  2
	      seg[3] = 9'h4f;                                           //7段显示数字  3
	      seg[4] = 9'h66;                                           //7段显示数字  4
	      seg[5] = 9'h6d;                                           //7段显示数字  5
	      seg[6] = 9'h7d;                                           //7段显示数字  6
	      seg[7] = 9'h07;                                           //7段显示数字  7
	      seg[8] = 9'h7f;                                           //7段显示数字  8
	      seg[9] = 9'h6f;                                           //7段显示数字  9
            end
 
        assign seg_led_1 = seg[seg_data_1];                         //连续赋值，这样输入不同四位数，就能输出对于译码的9位输出
        assign seg_led_2 = seg[seg_data_2];
 
endmodule

小脚丫上正好有4路按键和4路开关，可以用来作为输入信号分别控制数码管的输出。按照下面表格定义输入输出信号

配置好以后编译下载程序。这样可以通过按键或者开关来控制相应的数码管显示数字。如果你想显示16进制的AbCDeF在数码管，可以试试修改程序。这时候一定要定义一个16*9的存储器来初始化。

了解了小脚丫数码管的工作原理，在下个实验我们将进行到有趣的时序逻辑。首先是如何控制时钟分频。