差别
这里会显示出您选择的修订版和当前版本之间的差别。
两侧同时换到之前的修订记录 前一修订版 后一修订版 | 前一修订版 后一修订版 两侧同时换到之后的修订记录 | ||
6._led流水灯 [2017/03/05 18:57] zhijun [引脚分配] |
6._led流水灯 [2018/01/03 22:10] group002 |
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=====LED流水灯===== | =====LED流水灯===== | ||
- | 在[[5. 时钟分频|时钟分频]]实验中我们联系了如何处理时钟,接下来我们要学习如何利用时钟来完成时序逻辑。 | + | 在[[5. 时钟分频|时钟分频]]实验中我们练习了如何处理时钟,接下来我们要学习如何利用时钟来完成时序逻辑。 |
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====硬件说明==== | ====硬件说明==== | ||
行 107: | 行 107: | ||
); | ); | ||
- | //1Hz时钟上升沿触发循环赋值 | + | //1Hz时钟上升沿触发循环赋值 |
+ | reg [7:0] led; | ||
always@(posedge clk1h or negedge rst) | always@(posedge clk1h or negedge rst) | ||
begin | begin | ||
行 136: | 行 137: | ||
====小结==== | ====小结==== | ||
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- | 掌握了verilog里面例化module的用法,采用模块化设计程序。模块化设计非常重要的FPGA设计思想。在下一节我们会学习按键的另外用法[[7. 按键消抖|按键消抖]]。 | + | 掌握了verilog里面例化module的用法,采用模块化设计程序。模块化设计是非常重要的FPGA设计思想。在下一节我们会学习按键的另外用法[[7. 按键消抖|按键消抖]]。 |