差别
这里会显示出您选择的修订版和当前版本之间的差别。
| 两侧同时换到之前的修订记录 前一修订版 后一修订版 | 前一修订版 后一修订版 两侧同时换到之后的修订记录 | ||
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5._时钟分频 [2017/03/05 01:45] zhijun [引脚分配] |
5._时钟分频 [2017/03/05 01:47] zhijun [Verilog代码] |
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|---|---|---|---|
| 行 144: | 行 144: | ||
| //module调用例化格式 | //module调用例化格式 | ||
| - | divide #(.WIDTH(3),.N(5)) u1 ( //#后面的（）中为参数传递，如果不传递参数就是所调用模块中的参数默认值 | + | divide #(.WIDTH(4),.N(11)) u1 ( //#后面的（）中为参数传递，如果不传递参数就是所调用模块中的参数默认值 |
| //divide表示所要例化的module名称，u1是我们定义的例化名称，必须以字母开头 | //divide表示所要例化的module名称，u1是我们定义的例化名称，必须以字母开头 | ||
| .clk (clk), //输入输出信号连接。 .clk表示module本身定义的信号名称；（clk）表示我们在这里定义的激励信号 | .clk (clk), //输入输出信号连接。 .clk表示module本身定义的信号名称；（clk）表示我们在这里定义的激励信号 | ||