差别
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| 两侧同时换到之前的修订记录 前一修订版 后一修订版 | 前一修订版 | ||
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1bitfulladd [2021/10/02 13:24] gongyu [1位全加器] |
1bitfulladd [2021/10/02 13:28] (当前版本) gongyu |
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| 行 7: | 行 7: | ||
| CO=CI’AB+CIA’B+CI’AB’+CIAB=AB+AC+BC | CO=CI’AB+CIA’B+CI’AB’+CIAB=AB+AC+BC | ||
| - | {{ ::1位全加器真值表.png?nolink&400 |}} \\ | + | {{ ::1位全加器真值表.png?nolink&400 |}} <WRAP centeralign> 1位全加器真值表 </WRAP> \\ |
| {{ :fulladd.jpg?800 |}}<WRAP centeralign> 使用与非门和异或门构成的逻辑电路 </WRAP> | {{ :fulladd.jpg?800 |}}<WRAP centeralign> 使用与非门和异或门构成的逻辑电路 </WRAP> | ||
| 行 18: | 行 18: | ||
| * 学习在Verilog HDL语言中实例化基本逻辑单元，用结构化描述电路的方法。 | * 学习在Verilog HDL语言中实例化基本逻辑单元，用结构化描述电路的方法。 | ||
| - | ### 3. 使用CircuitJS来仿真 | + | ### 2. 使用CircuitJS来仿真 |
| - | ### 4. 原理图 | + | ### 3. 原理图 |
| - | ### 6. Verilog HDL建模描述 | + | ### 4. Verilog代码 |
| 1位全加器程序清单adder1.v\\ | 1位全加器程序清单adder1.v\\ | ||
| <code verilog> | <code verilog> | ||
| 行 45: | 行 45: | ||
| </code> | </code> | ||
| - | ### 7. 实验步骤 | + | ### 5. 管脚分配 |
| + | |||
| + | ### 6. 功能验证 | ||
| - 打开Lattice Diamond，建立工程。 | - 打开Lattice Diamond，建立工程。 | ||
| - 新建Verilog HDL设计文件，并键入设计代码。 | - 新建Verilog HDL设计文件，并键入设计代码。 | ||