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1bitfulladd [2021/09/12 10:42] gongyu |
1bitfulladd [2021/10/02 13:28] (当前版本) gongyu |
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## 1位全加器 | ## 1位全加器 | ||
- | {{ :fulladd.jpg?800 |}} | ||
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- | 原理图仿真可以参见[[https://www.eetree.cn/war/circuitjs.html?lang=zh|CircuitJS]]中的1位全加器 | ||
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- | ### 1. 实验目的 | ||
- | * (1)熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法; | ||
- | * (2)通过实验理解基本逻辑门电路; | ||
- | * (3)学习在Verilog HDL语言中实例化基本逻辑单元,用结构化描述电路的方法。 | ||
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- | ### 2. 实验任务 | ||
用与非门和异或门设计一个1位全加器电路,然后在实验板上实现自己设计的逻辑电路,并验证是否正确。 | 用与非门和异或门设计一个1位全加器电路,然后在实验板上实现自己设计的逻辑电路,并验证是否正确。 | ||
- | ### 3. 实验原理 | ||
在将两个多位二进制数相加时,除了最低位以外,每一位都应该考虑来自低位的进位,即将两个对应位的加数和来自低位的进位三个数相加。这种运算称为全加,所用的电路称为全加器。按照二进制加法运算规则,可以得到如下表所示全加器真值表。其中,A、B是两个加数,CI是来自低位的进位,S是相加的和,CO是向高位的进位。将S、CO和A、B、CI的关系写成逻辑表达式则得到:\\ | 在将两个多位二进制数相加时,除了最低位以外,每一位都应该考虑来自低位的进位,即将两个对应位的加数和来自低位的进位三个数相加。这种运算称为全加,所用的电路称为全加器。按照二进制加法运算规则,可以得到如下表所示全加器真值表。其中,A、B是两个加数,CI是来自低位的进位,S是相加的和,CO是向高位的进位。将S、CO和A、B、CI的关系写成逻辑表达式则得到:\\ | ||
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CO=CI’AB+CIA’B+CI’AB’+CIAB=AB+AC+BC | CO=CI’AB+CIA’B+CI’AB’+CIAB=AB+AC+BC | ||
- | {{::1位全加器真值表.png?nolink&400|}} \\ | + | {{ ::1位全加器真值表.png?nolink&400 |}} <WRAP centeralign> 1位全加器真值表 </WRAP> \\ |
- | ### 4. 逻辑电路(使用与非门和异或门构成) | + | {{ :fulladd.jpg?800 |}}<WRAP centeralign> 使用与非门和异或门构成的逻辑电路 </WRAP> |
- | {{:逻辑电路全加器.png?nolink&400|}} | + | |
- | ### 5. 使用CircuitJS来仿真 | + | 原理图仿真可以参见[[https://www.eetree.cn/war/circuitjs.html?lang=zh|CircuitJS]]中的1位全加器 |
+ | |||
+ | ### 1. 知识点 | ||
+ | * 熟悉和掌握FPGA开发流程和Lattice Diamond软件使用方法; | ||
+ | * 通过实验理解基本逻辑门电路; | ||
+ | * 学习在Verilog HDL语言中实例化基本逻辑单元,用结构化描述电路的方法。 | ||
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+ | ### 2. 使用CircuitJS来仿真 | ||
+ | |||
+ | ### 3. 原理图 | ||
- | ### 6. Verilog HDL建模描述 | + | ### 4. Verilog代码 |
1位全加器程序清单adder1.v\\ | 1位全加器程序清单adder1.v\\ | ||
<code verilog> | <code verilog> | ||
行 43: | 行 40: | ||
nand (s2,a,b); //调用基本与非门 | nand (s2,a,b); //调用基本与非门 | ||
nand (s3,s1,cin); | nand (s3,s1,cin); | ||
- | and (cout,s2,s3); | + | nand (cout,s2,s3); |
endmodule | endmodule | ||
| | ||
</code> | </code> | ||
- | ### 7. 实验步骤 | + | ### 5. 管脚分配 |
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+ | ### 6. 功能验证 | ||
- 打开Lattice Diamond,建立工程。 | - 打开Lattice Diamond,建立工程。 | ||
- 新建Verilog HDL设计文件,并键入设计代码。 | - 新建Verilog HDL设计文件,并键入设计代码。 |