差别
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硬禾实战营verilog代码规范 [2019/04/17 13:52] group003 |
硬禾实战营verilog代码规范 [2021/09/15 14:54] (当前版本) gongyu |
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行 1: | 行 1: | ||
- | ====1.RTL CODE 规范==== | + | [[stepfpga_code_spec]] |
+ | ### 1.RTL CODE 规范 | ||
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===1.1标准的文件头=== | ===1.1标准的文件头=== | ||
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在每一个版块的开头一定要使用统一的文件头,其中包括作者名,模块名,创建日期,概要,更改记录,版权等必要信息。 | 在每一个版块的开头一定要使用统一的文件头,其中包括作者名,模块名,创建日期,概要,更改记录,版权等必要信息。 | ||
行 31: | 行 35: | ||
===1.2标准的module格式=== | ===1.2标准的module格式=== | ||
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对于模块的书写采用统一的格式便于项目内部成员的理解和维护,我们用批处理建立了一个MODULE模块,其内容解释如下: | 对于模块的书写采用统一的格式便于项目内部成员的理解和维护,我们用批处理建立了一个MODULE模块,其内容解释如下: | ||
\\ 端口定义按照输入,输出,双向的顺序: | \\ 端口定义按照输入,输出,双向的顺序: | ||
行 105: | 行 111: | ||
===1.3一致的排版=== | ===1.3一致的排版=== | ||
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+ | |||
\\ A. 一致的缩排 | \\ A. 一致的缩排 | ||
行 152: | 行 160: | ||
else | else | ||
</code> | </code> | ||
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===1.4 一致的信号命名风格=== | ===1.4 一致的信号命名风格=== | ||
+ | |||
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简洁,清晰,有效是基本的信号命名规则,详见命名规范。 | 简洁,清晰,有效是基本的信号命名规则,详见命名规范。 | ||
^全称 ^缩写 ^中文含义^ | ^全称 ^缩写 ^中文含义^ | ||
行 208: | 行 219: | ||
====2.模板示例==== | ====2.模板示例==== | ||
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<code verilog> | <code verilog> | ||
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