差别
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硬禾实战营verilog代码规范 [2019/07/10 21:56] gongyu [====1.RTL CODE 规范====] |
硬禾实战营verilog代码规范 [2021/09/15 14:54] gongyu |
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行 1: | 行 1: | ||
+ | [[stepfpga_code_spec]] | ||
### 1.RTL CODE 规范 | ### 1.RTL CODE 规范 | ||
行 34: | 行 35: | ||
===1.2标准的module格式=== | ===1.2标准的module格式=== | ||
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对于模块的书写采用统一的格式便于项目内部成员的理解和维护,我们用批处理建立了一个MODULE模块,其内容解释如下: | 对于模块的书写采用统一的格式便于项目内部成员的理解和维护,我们用批处理建立了一个MODULE模块,其内容解释如下: | ||
\\ 端口定义按照输入,输出,双向的顺序: | \\ 端口定义按照输入,输出,双向的顺序: | ||
行 108: | 行 111: | ||
===1.3一致的排版=== | ===1.3一致的排版=== | ||
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\\ A. 一致的缩排 | \\ A. 一致的缩排 | ||
行 155: | 行 160: | ||
else | else | ||
</code> | </code> | ||
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===1.4 一致的信号命名风格=== | ===1.4 一致的信号命名风格=== | ||
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简洁,清晰,有效是基本的信号命名规则,详见命名规范。 | 简洁,清晰,有效是基本的信号命名规则,详见命名规范。 | ||
^全称 ^缩写 ^中文含义^ | ^全称 ^缩写 ^中文含义^ | ||
行 211: | 行 219: | ||
====2.模板示例==== | ====2.模板示例==== | ||
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<code verilog> | <code verilog> | ||
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