差别
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| 两侧同时换到之前的修订记录 前一修订版 后一修订版 | 前一修订版 上一修订版 两侧同时换到之后的修订记录 | ||
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波形信号发生器设计 [2018/11/04 20:13] gongyu [实验原理] |
波形信号发生器设计 [2019/08/09 15:30] gongyu |
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| - | =====波形信号发生器设计===== | + | ### 波形信号发生器设计 |
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| - | ====实验任务==== | + | |
| + | ####实验任务 | ||
| * 任务：基于 STEP-MAX10M08核心板 和 STEP BaseBoard V3.0底板 完成波形信号发生器设计并观察调试结果 | * 任务：基于 STEP-MAX10M08核心板 和 STEP BaseBoard V3.0底板 完成波形信号发生器设计并观察调试结果 | ||
| 行 319: | 行 321: | ||
| ====实验步骤==== | ====实验步骤==== | ||
| - 双击打开Quartus Prime工具软件； | - 双击打开Quartus Prime工具软件； | ||
| - | - 新建工程：File → New Project Wizard（工程命名，工程目录选择，设备型号选择，EDA工具选择）； | + | - 新建工程：File → New Project Wizard（工程命名，工程目录选择，设备型号选择，[[EDA]]工具选择）； |
| - | - 新建文件：File → New → Verilog HDL File，键入设计代码并保存； | + | - 新建文件：File → New → [[Verilog]] HDL File，键入设计代码并保存； |
| - 设计综合：双击Tasks窗口页面下的Analysis & Synthesis对代码进行综合； | - 设计综合：双击Tasks窗口页面下的Analysis & Synthesis对代码进行综合； | ||
| - 管脚约束：Assignments → Assignment Editor，根据项目需求分配管脚； | - 管脚约束：Assignments → Assignment Editor，根据项目需求分配管脚； | ||
| 行 330: | 行 332: | ||
| ====实验现象==== | ====实验现象==== | ||
| - | 将设计加载到FPGA中，使用示波器观察底板DAC射频端子信号输出，按动旋转编码器观察不同的波形输出，转动旋转编码器观察频率的变化。 | + | 将设计加载到[[FPGA]]中，使用示波器观察底板[[DAC]]射频端子信号输出，按动旋转编码器观察不同的波形输出，转动旋转编码器观察频率的变化。 |
| {{:8-波形输出.png?600|默认输出}} | {{:8-波形输出.png?600|默认输出}} | ||