**这是本文档旧的修订版！**
=====比赛计分系统设计=====
实验任务
- 任务：基于 STEP-MAX10M08核心板 和 STEP BaseBoard V3.0底板 完成比赛计分系统设计并观察调试结果
- 要求：按动核心板独立按键，驱动底板上8位数码管为比赛双方在0~999内计分。
- 解析：FPGA驱动独立按键，当按动两队加分按键时，控制两队分数调整，最后通过驱动底板上的数码管电路将得分值显示在数码管上。
实验目的
设计框图
实验原理
数码管连接方式
数码管模块电路连接
数码管模块驱动设计
系统总体实现
实验步骤
- 双击打开Quartus Prime工具软件；
- 新建工程：File → New Project Wizard（工程命名，工程目录选择，设备型号选择，EDA工具选择）；
- 新建文件：File → New → Verilog HDL File，键入设计代码并保存；
- 设计综合：双击Tasks窗口页面下的Analysis & Synthesis对代码进行综合；
- 管脚约束：Assignments → Assignment Editor，根据项目需求分配管脚；
- 设计编译：双击Tasks窗口页面下的Compile Design对设计进行整体编译并生成配置文件；
- 程序烧录：点击Tools → Programmer打开配置工具，Program进行下载；
- 观察设计运行结果。