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快速上手step-mxo2-c [2019/06/28 16:32]
gongyu 		快速上手step-mxo2-c [2021/11/24 14:27] (当前版本)
haihang
行 1: 行 1:
-==== 准备工作 ​====+## 快速上手FPGA核心板 
 + 
 +### 1. 准备工作
  
 ------ ------
行 9: 行 11:
 ---- ----
  
-==== 1 运行第一个例程 ​====+### 2. 运行第一个例程
  
------- 
 下面我们可以开始可编程逻辑的开发，我们以控制LED交替闪烁为例，完成自己的第一个程序:​ 下面我们可以开始可编程逻辑的开发，我们以控制LED交替闪烁为例，完成自己的第一个程序:​
   - 双击运行Diamond软件，首先新建工程：选择File →New →Project →Next {{ :​diamond16.png |}}   - 双击运行Diamond软件，首先新建工程：选择File →New →Project →Next {{ :​diamond16.png |}}
-  - 工程命名：我们将新工程命名为LED_shining，工程目录G:/​LED_shining，然后点击Next {{ :​diamond17.png |}}+  - 工程命名：我们将新工程命名为LED_shining，工程目录F:/​LED_shining，然后点击Next {{ :​diamond17.png |}}
   - 添加相关设计文件或约束文件（如果已经有设计文件和约束文件，我们可以选择添加进工程）：这里我们新建工程，没有相关文件，不需添加，直接Next{{ :​diamond18.png |}}   - 添加相关设计文件或约束文件（如果已经有设计文件和约束文件，我们可以选择添加进工程）：这里我们新建工程，没有相关文件，不需添加，直接Next{{ :​diamond18.png |}}
   - 器件选择：按照Step FPGA开发板器件LCMXO2-4000HC-4MG132C配置，Next（器件型号必须确认正确，否则在管脚设置时会报错）{{ :​diamond19.jpg |}}   - 器件选择：按照Step FPGA开发板器件LCMXO2-4000HC-4MG132C配置，Next（器件型号必须确认正确，否则在管脚设置时会报错）{{ :​diamond19.jpg |}}
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 <code verilog> <code verilog>
-// -------------------------------------------------------------------- + 
-// >>>>>>>>>>>>>>>>>>>>>>>>>​ COPYRIGHT NOTICE <<<<<<<<<<<<<<<<<<<<<<<<<​ +module ​template ​( 
-// -------------------------------------------------------------------- +input clk,      //clk = 12mhz 
-// Module: LED_shining +input rst_n,    //rst_n, active low 
-//  +output led1,    //​led1 ​output 
-// Author: Step +output led2     ​//​led2 ​output
-//  +
-// Description:​ LED_shining +
-//  +
-// Web: www.stepfpga.com +
-//  +
-// -------------------------------------------------------------------- +
-// Code Revision History : +
-// -------------------------------------------------------------------- +
-// Version: |Mod. Date:   ​|Changes Made: +
-// V1.0     ​|2015/​11/​11 ​  ​|Initial ver +
-// -------------------------------------------------------------------- +
-module ​LED_shining +
-( +
-input clk_in,             ​//输入系统12MHz时钟 +
-input rst_n_in,           ​//输入复位信号 +
-output led1,              //输出led1 +
-output led2               ​//输出led2，与led1取反+
 ); );
-parameter ​CLK_DIV_PERIOD=12_000_000; //​分频常数定义 + 
-reg clk_div=0;            //​定义reg型变量，用作分频后时钟输出 +parameter ​CNT_1S ​= '​d12_000_000 - 1; 
-//wire led1,​led2; ​          //​wire型变量定义，可以省略，verilog里默认是wire型 +parameter CNT_05S ​= CNT_1S>>​1;  
-assign led1=clk_div; ​     //​持续赋值语句，将分频后时钟赋给led1，产生闪烁效果 +reg [23:0] cnt;  
-assign led2=~clk_div; ​    //​取反赋值给led2，与led1形成交替闪烁 + 
-//​偶数分频电路 clk_div = clk_in/​CLK_DIV_PERIOD,​ 占空比50%，CLK_DIV_PERIOD必须为偶数 +always @(posedge ​clk or negedge ​rst_n) begin 
-reg[23:0] cnt=0;                 //​分频用的计数器，2**cnt-1>​CLK_DIV_PERIOD,​计数器最大值要大于分频常数 +  if (!rst_n) cnt <= 1'b0; 
-always@(posedge ​clk_in ​or negedge ​rst_n_in) +  else if (cnt >= CNT_1S)  
-begin +   ​cnt <= 1'b0; 
- if(!rst_n_in)  +  else cnt <= cnt + 1'b1;
- begin +
- cnt<=0; +
- clk_div<​=0;​ +
- end +
- else begin +
- if(cnt==(CLK_DIV_PERIOD-1)) cnt<=0; +
- else cnt<​=cnt+1'​b1; ​ +
- if(cnt<​(CLK_DIV_PERIOD>>​1)) clk_div<​=0;​ +
- else clk_div<​=1;​ +
- end+
 end end
 +
 +wire clkdiv = (cnt>​CNT_05S)?​ 1'b1 : 1'b0;
 +
 +assign led1 = clkdiv; assign led2 = ~clkdiv;
 +
 endmodule endmodule
 +
 </​code>​ </​code>​
 +
   - 程序编写完成，需要综合，在软件左侧Process栏，选择Process，双击Synthesis Design，对设计进行综合，综合完成后Synthesis Design显示绿色对勾（如果显示红色叉号，说明代码有问题，根据提示修改代码），如图{{ :​diamond24.jpg |}}   - 程序编写完成，需要综合，在软件左侧Process栏，选择Process，双击Synthesis Design，对设计进行综合，综合完成后Synthesis Design显示绿色对勾（如果显示红色叉号，说明代码有问题，根据提示修改代码），如图{{ :​diamond24.jpg |}}
   - 通过综合工具，我们的代码就被综合成了电路，生成的具体电路，我们可以通过选择Tools → Netlist Analyzer查看（仅限Lattice的综合工具，第三方综合工具无法查看），如图{{ :​netlist_analyzer.jpg |netlist_analyzer}}   - 通过综合工具，我们的代码就被综合成了电路，生成的具体电路，我们可以通过选择Tools → Netlist Analyzer查看（仅限Lattice的综合工具，第三方综合工具无法查看），如图{{ :​netlist_analyzer.jpg |netlist_analyzer}}
   - 综合生成电路后，分配管脚，选择Tools → Spreadsheet View,​按照下图分配FPGA管脚，然后设置IO_TYPE为LVCMOS33，保存，界面如下{{ :​diamond25.jpg |}}   - 综合生成电路后，分配管脚，选择Tools → Spreadsheet View,​按照下图分配FPGA管脚，然后设置IO_TYPE为LVCMOS33，保存，界面如下{{ :​diamond25.jpg |}}
   - 在软件左侧Process栏，选择Process，勾选所有选项，直接双击Export Files，所有布局布线输出依次完成，结束后，所有选项显示绿色对勾。{{ :​diamond27.png |}}   - 在软件左侧Process栏，选择Process，勾选所有选项，直接双击Export Files，所有布局布线输出依次完成，结束后，所有选项显示绿色对勾。{{ :​diamond27.png |}}
- 
 到这里完成了第一个程序流文件的生成，下面可以下载到FPGA中。 到这里完成了第一个程序流文件的生成，下面可以下载到FPGA中。
  
-==== 2 工程仿真==== +### 3. 工程仿真
- +
-------+
 上面我们走了整个工程开发的过程，例程较为简单，对于复杂的工程开发需要预仿真和后仿真等，保证最终的程序设计逻辑和时序符合我们的设计要求。 上面我们走了整个工程开发的过程，例程较为简单，对于复杂的工程开发需要预仿真和后仿真等，保证最终的程序设计逻辑和时序符合我们的设计要求。
-仿真软件很多，这里我们使用软件自带的Active-HDL软件进行功能仿真：+仿真软件很多，这里我们使用软件自带的Modelsim软件进行功能仿真：
   - 首先我们添加testbench文件，和前面添加设计文件一样，File →New→File →Verilog Files，Name填写，然后New，{{ :​diamond28.png |}}   - 首先我们添加testbench文件，和前面添加设计文件一样，File →New→File →Verilog Files，Name填写，然后New，{{ :​diamond28.png |}}
-  - 测试源码如下，复制到LED_test.v文件并保存。为了方便仿真，我们在LED_test.v调用LED_shining模块时将CLK_DIV_PERIOD重新赋值为20：<code verilog>​ +  - 测试源码如下，复制到LED_shining_tb.v文件并保存。为了方便仿真，我们在LED_shining_tb.v调用LED_shining模块时将CNT_1S重新赋值为19：
-// -------------------------------------------------------------------- +
-// >>>>>>>>>>>>>>>>>>>>>>>>>​ COPYRIGHT NOTICE <<<<<<<<<<<<<<<<<<<<<<<<<​ +
-// -------------------------------------------------------------------- +
-// Module: LED_test +
-//  +
-// Author: Step +
-//  +
-// Description:​ Testbench for LED_shining +
-//  +
-// Web: www.stepfpga.com +
-//  +
-// -------------------------------------------------------------------- +
-// Code Revision History : +
-// -------------------------------------------------------------------- +
-// Version: |Mod. Date:   ​|Changes Made: +
-// V1.0     ​|2015/​11/​11 ​  ​|Initial ver +
-// -------------------------------------------------------------------- +
-`timescale 1ns / 100ps+
  
-module LED_test;+<code verilog>
  
-parameter CLK_PERIOD = 40;    ​ +`timescale 1ns / 100ps 
-parameter CLK_DIV_PERIOD=20;  +module LED_shining_tb;
  
-reg sys_clk; +parameter CLK_PERIOD ​= 10; 
-initial +
-        sys_clk ​= 1'​b0;​ +
-always +
-        sys_clk = #​(CLK_PERIOD/​2) ~sys_clk;        //​产生周期为40ns的时钟激励，频率25MHz+
  
-reg sys_rst_n;   +reg clk; 
-//产生一个初始100ns低电平然后变高电平的复位信号激励 +initial clk = 1'​b0;​ 
-initial ​ +always #​(CLK_PERIOD/2) clk = ~clk; 
-        ​begin + 
-                ​sys_rst_n ​= 1'​b0;​ +reg rst_n;  ​//active low 
-                #100; +initial begin 
-                ​sys_rst_n ​= 1'​b1;​ +    ​rst_n ​= 1'​b0;​ 
-        end+    #20; 
 +    ​rst_n ​= 1'​b1;​ 
 +end
  
 wire led1,led2; wire led1,led2;
-//​module例化 +LED_shining #(.CNT_1S ​( 19 )) u_LED_shining ​( 
-LED_shining # +    .clk                     ( clk     ), 
-(.CLK_DIV_PERIOD(CLK_DIV_PERIOD)) +    .rst_n                   ( rst_n   ), 
-LED_shining_uut + 
-( +    ​.led1                    ( led1    ), 
-.clk_in(sys_clk),       //​传递时钟 +    .led2                    ( led2    )
-.rst_n_in(sys_rst_n),   //​传递复位信号 +
-.led1(led1), ​           //​传递输出led1 +
-.led2(led2) ​            //​传递输出led2+
 ); );
-endmodule+ 
 +endmodule ​
  
 </​code>​ </​code>​
-  ​- 然后在软件左侧Process栏，选择File List，找到LED_test.v（必须保存过），点击右键，选择Include for →Simulation {{ :​diamond28.jpg |}}+ 
 +  ​- 然后在软件左侧Process栏，选择File List，找到LED_shining_tb.v（必须保存过），点击右键，选择Include for →Simulation {{ :​diamond28.jpg |}}
   - 准备工作完成，我们选择Tools →SimulationWizard →Next，   - 准备工作完成，我们选择Tools →SimulationWizard →Next，
-  - 建立仿真工程，ModelSim和QuestaSim需要自行安装并与Diamond关联，才能直接调用，这里我们选择Active-HDL（默认），工程名称：LED_test，工程路径默认即可：然后点击Next，{{ :​diamond29.jpg |}}+  - 建立仿真工程，Lattice ​Diamond ​3.12版本软件自带ModelSim仿真工具，直接调用ModelSim（默认），工程名称：LED_shining_tb，工程路径默认即可：然后点击Next，{{ :​diamond29.jpg |}}
   - 选择RTL，然后Next{{ :​diamond30.jpg |}}   - 选择RTL，然后Next{{ :​diamond30.jpg |}}
   - 勾选Copy Source toSimulation Directory，然后Next{{ :​diamond31.jpg |}}   - 勾选Copy Source toSimulation Directory，然后Next{{ :​diamond31.jpg |}}
   - 点击Next{{ :​diamond32.jpg |}}   - 点击Next{{ :​diamond32.jpg |}}
-  - 点击Finish，等待仿真软件的自动运行并显示仿真时序{{ :​diamond33.jpg |}} +  - 点击Finish，等待仿真软件的自动运行{{ :​diamond33.jpg |}} 
-  - 查看仿真结果{{ ::​led_shining.png |}}+  - ModelSim软件启动，可以直接查看testbench文件中变量的时序变化，想要看LEDshining 模块中的变量的时序，可以通过下图中的步骤添加信号至WAVE窗口。{{ ::​led_shining.png ​|}} 
 +  - 在WAVE窗口仿真相应的时间长度，观察信号的时序{{ :​diamond331.jpg ​|}}
  
  
-==== 3 下载程序到FPGA ​==== +### 4. 下载程序到FPGA 
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 专用的编程芯片已经集成到小脚丫开发板上，因此只需要一根Micro USB线和电脑相连，就可以完成供电和编程的功能，该MXO2-C版本在进行程序下载时与Lattice MXO2其它版本不同，将板卡与PC链接后，将被识别成“大容量存储设备”，你只需要将程序生成的.JED文件复制进入板卡之中，即可完成下载。 专用的编程芯片已经集成到小脚丫开发板上，因此只需要一根Micro USB线和电脑相连，就可以完成供电和编程的功能，该MXO2-C版本在进行程序下载时与Lattice MXO2其它版本不同，将板卡与PC链接后，将被识别成“大容量存储设备”，你只需要将程序生成的.JED文件复制进入板卡之中，即可完成下载。
 将编译完成的程序下载到开发板： 将编译完成的程序下载到开发板：
行 163: 行 121:
 \\ \\
  
- +### 5. STEP MXO2入门教程
- +
-==== 4 STEP MXO2入门教程 ​==== +
- +
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 到这里我们了解了用Diamond软件进行开发的完整流程。 到这里我们了解了用Diamond软件进行开发的完整流程。
 接下来我们开始[[STEP-MXO2入门教程]]一步一步进入可编程逻辑设计。 接下来我们开始[[STEP-MXO2入门教程]]一步一步进入可编程逻辑设计。