差别
这里会显示出您选择的修订版和当前版本之间的差别。
| 两侧同时换到之前的修订记录 前一修订版 | 后一修订版 两侧同时换到之后的修订记录 | ||
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实验1-3_卡诺图变换 [2017/02/24 16:49] zhijun |
实验1-3_卡诺图变换 [2017/02/24 16:49] zhijun |
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| 行 27: | 行 27: | ||
| * 留下相同的因子，消去不同的因子 | * 留下相同的因子，消去不同的因子 | ||
| * 对各个包围圈合并成的乘积项求逻辑和； | * 对各个包围圈合并成的乘积项求逻辑和； | ||
| - | {{::卡诺图真值表.png|}} | + | |
| 多输入电路的真值表与对应的卡诺图如下图所示： | 多输入电路的真值表与对应的卡诺图如下图所示： | ||
| + | {{::卡诺图真值表.png|}} | ||
| ===== 4.Verilog HDL建模描述 ===== | ===== 4.Verilog HDL建模描述 ===== | ||