1.6 D触发器

D触发器也被称为“延迟触发器”或“数据触发器”。它们用于存储1位二进制数据。在数字电子学中，D触发器是使用最广泛的触发器之一。除了作为数字系统中的基本存储单元外，D触发器还被视为延迟线元件和零阶保持元件。

D触发器有两个输入端：一个时钟（CLK）输入和一个数据（D）输入，以及两个输出端；一个是主输出，用Q表示，另一个是Q的反相输出，用$\overline{Q}$表示。D触发器的符号如下所示。

D触发器的构造

D触发器是通过修改SR触发器构建的。将D输入连接到S输入，将反向的D输入连接到R输入。因此，D触发器类似于SR触发器，其中两个输入是互补的，因此不会出现任何中间状态。SR触发器的主要缺点是竞态条件，而在D触发器中，这种问题被消除了（因为输入是反向的）。D触发器的电路图如下所示。

D触发器的d电路图

D触发器的工作原理

当时钟信号未作用于D触发器或处于时钟信号的下降沿时，输出不会发生变化。它将保持其先前的值在输出Q上。如果时钟信号为高电平（更准确地说是上升沿），并且D输入为高电平，则输出也为高电平；如果D输入为低电平，则输出将变为低电平。因此，在时钟信号存在的情况下，输出Q跟随输入D。

简单来说，对于时钟信号的正向转换：

• 如果D = 0 => Q = 0，因此触发器被复位。
• 如果D = 1 => Q = 1，因此触发器被置位。

注意：↑表示时钟的正向边缘，↓表示时钟信号的负向边缘。

边沿触发的D触发器

正向边缘触发的D触发器是由三个SR与非锁存器构建的。输入级由两个锁存器组成，输出级由一个锁存器组成。在输入级，数据输入连接到一个与非锁存器，时钟信号（CLK）并联连接到两个SR锁存器。

边沿触发D触发器的电路图如下所示。

当时钟信号为低电平时，输入级的输出无论数据输入的值如何都处于高电平逻辑。因此，它存储了先前的数据。当时钟信号从低到高（上升沿）转换时，输入级的输出负责最终输出的置位或复位操作，并且取决于数据信号。如果数据输入为高电平，上层锁存器的输出变为低电平，从而将锁存器输出置位为1；如果数据输入为低电平，下层锁存器的输出变为低电平，从而将输出复位为0。如果时钟信号持续为高电平，对于多个数据信号，只有第一个数据输入被考虑，而其余数据输入被忽略，因为输出锁存器被强制保持在先前状态，只要时钟信号为高电平，低输入就保持有效。因此，外层锁存器仅当时钟处于低电平时存储数据。边沿触发D触发器的主要作用是在时钟脉冲从低到高变化时保持输出。边沿触发D触发器的时序图如下所示。

主从D触发器

主从D触发器可以通过将两个门控D锁存器串联连接，并将反向的使能输入连接到其中一个锁存器来设计。只有主锁存器的变化才会引起从锁存器的变化。因此，它们被称为主从触发器。根据设计，整个主从触发器电路在时钟信号的上升沿或下降沿触发。

响应时钟下降沿的主从D触发器的符号表示如下。

主从D触发器如下所示，这是一个正向边缘触发设备，这意味着当时钟输入有上升沿时，它将运行。第一个触发器（主触发器）连接到反向的时钟信号，而第二个触发器（从触发器）连接到双反向的时钟信号，即正常的时钟信号。

D触发器的工作原理

正向边缘触发的主从D触发器的工作原理如下所述。

• 如果时钟为低电平，主触发器的使能信号为高电平。当时钟信号从低到高变化时，主触发器存储来自D输入的数据。同时，在第二个触发器中，由于双反向，使能信号随着时钟信号从低到高变化。在上升沿期间，主触发器锁定的数据被传递到从触发器。
• 当时钟信号从高到低变化时，从触发器将接收主触发器的输出作为其输入并改变其状态。主触发器将在下一个上升沿从输入端接收最新值。

主从D触发器的时序图如下所示。

通过简单的修改，可以将上述设备转变为负向边缘触发设备。负向边缘触发的主从D触发器是通过消除时钟信号路径上的第一个反向器形成的。

D触发器的应用

D触发器是使用最广泛的触发器之一。D触发器的许多应用包括：

• 数据存储寄存器。
• 作为移位寄存器的数据传输。
• 频率分频电路。

D触发器的数据存储

在数字电路中，数据通常以一组比特的形式存储，用数字和代码表示。因此，很容易将数据从并行线路上取下，并将数据同时存储在一组触发器中，这些触发器以特定的顺序排列。寄存器是基本的多比特数据设备。它们是通过连接多个D触发器形成的，以便可以存储多个比特的数据。

每个D触发器都连接到相应的数据输入端。时钟输入应用于所有触发器，以便当应用正向边缘触发的时钟信号时，它们都能同时从各自的D输入端存储数据。

数据传输

D触发器也广泛用于数据传输。为了传输数据，D触发器被连接以形成移位寄存器。具有相同时钟信号的D触发器的级联连接将形成移位寄存器。移位寄存器可以在不改变比特序列的情况下移动数据。当时钟脉冲被应用时，一位数据被移动或传输。移位寄存器可以临时存储数据。

移位寄存器用于串行到并行和并行到串行的数据转换。它们还用作脉冲扩展器和延迟电路。

使用D触发器的频率分频

通过使用D触发器开发频率分频电路。这是D触发器最重要的应用之一。在频率分频电路中，D触发器的状态输出（$\overline{Q}$）连接到数据输入（D）作为闭环反馈。两个连续的时钟脉冲将使触发器翻转，每两个时钟周期翻转一次。

顾名思义，频率分频电路用于产生正好是输入频率一半的数字信号输出。频率分频电路通常用于异步计数器的设计。

该电路的操作非常简单。输入数据信号由时钟输入信号时钟控制。该电路将使用反馈环路（即从$\overline{Q}$连接到数据输入）对输入频率进行分频。频率分频电路每两个时钟脉冲将输入频率除以2。

通过将输出与时钟信号进行比较，可以解释这一点。

在一种情况下，当Q输出为1，$\overline{Q}$输出为0时，来自D输入的数据在下一个时钟输入信号的正向边缘通过Q输出时钟控制。在此时刻，输出从高变为低。在此期间，输出保持不变，直到下一个正向时钟信号出现。同样，$\overline{Q}$输出也被时钟控制。当时钟输入再次为1时，这将改变触发器的输出状态。

我们可以观察到，频率分频电路的输出仅与时钟信号的正向边缘变化。我们知道，每个正向边缘在一个完整的时钟周期内出现一次。因此，根据时钟的正向边缘，D触发器将输入脉冲减半，即分时时钟脉冲除以2。