1.5 JK触发器

JK触发器是以发明集成电路的电气工程师杰克·基尔比（Jack Kilby）的名字命名的。JK触发器被称为“通用可编程触发器”，因为通过其输入端J、K、预置（Preset）和清除（Clear），可以模仿任何其他触发器的功能。

JK触发器是SR触发器的改进版本，不存在非法状态。在这种触发器中，J输入类似于SR触发器的置位输入，K输入类似于SR触发器的复位输入。JK触发器的符号如下所示。

JK触发器逻辑图

JK触发器的逻辑图如下所示。如前所述，JK触发器是SR触发器的改进版本。逻辑图中用三个输入的与非门替换了SR触发器中的两个输入的与非门，并且输入端从S和R替换为J和K。

JK触发器的设计使得一个与非门的三个输入分别是J、时钟信号以及来自$\overline{Q}$的反馈信号，而另一个与非门的三个输入分别是K、时钟信号以及来自Q的反馈信号。这种安排消除了SR触发器中的不确定状态。

JK触发器的真值表

JK触发器的工作原理

情况1：J和K输入均为低电平

当J和K输入均为低电平时，Q返回其先前状态值，即保持先前的数据。当时钟脉冲作用于JK触发器且J输入为低电平时，无论其他与非门如何，与非门1的输出变为高电平。同样地，如果K输入为低电平，则与非门2的输出也为高电平。因此，输出保持在相同状态，即触发器的状态没有变化。

情况2：J为低电平，K为高电平

当J为低电平且K为高电平时，触发器将处于复位状态，即Q = 0，$\overline{Q}$ = 1。当时钟脉冲作用于JK触发器且输入为J低电平、K高电平时，连接到J输入的与非门的输出变为1，然后Q变为0。这将再次将触发器复位到其先前状态。因此，触发器将处于复位状态。

情况3：J为高电平，K为低电平

当J为高电平且K为低电平时，触发器将处于置位状态，即Q = 1，$\overline{Q}$ = 0。当时钟脉冲作用于JK触发器且输入为J高电平、K低电平时，连接到K输入的与非门的输出变为1，然后$\overline{Q}$变为0。这将通过高电平时钟输入将触发器置位。因此，触发器将处于置位状态。

情况4：J和K输入均为高电平

当J和K输入均为高电平时，触发器处于翻转状态。这意味着输出将是先前状态的反相。

JK触发器的竞态条件

对于JK触发器的高电平输入，只有下层的与非门会被触发，其输出是相互补的，即Q和$\overline{Q}$。因此，当高电平输入连接到触发器时，在任何时刻，一个门被使能，而另一个门将被禁用。如果上层门处于禁用状态，它将驱动触发器进入置位状态，随后当下层门被使能时，它将驱动触发器进入复位状态，从而导致输出的翻转。这将在JK触发器中引起竞态条件。

避免竞态条件的步骤

我们可以通过将时钟导通时间设置为小于触发器的传播延迟来避免竞态条件。这可以通过边沿触发来实现。

通过使触发器在一个时钟周期内翻转。这一概念在主从JK触发器中引入。

主从JK触发器

主从JK触发器是一种“同步”设备，允许数据与时钟信号的时序同步传输。主从触发器由两个时钟触发器串联连接而成，它们将输入与输出隔离，因此得名“主从”。除了消除普通JK触发器中的竞态条件外，主从JK触发器还可以模仿SR触发器、时钟触发器、D触发器和T触发器的功能。从触发器的Q和$\overline{Q}$输出反馈到主触发器，而主触发器的输出连接到从触发器的一个输入端。

当时钟输入为高电平时，主触发器处于活动状态，而从触发器处于非活动状态。根据输入，主触发器的输出被置位或复位，而从触发器的输出保持不变，因此它保持在先前的状态。当从触发器在低电平时钟输入时变为活动状态时，从触发器的输出发生变化。当时钟为高电平时，主触发器的输出被保持，因为从触发器在此期间处于非活动状态。当时钟为低电平时，主触发器的输出被从触发器看到并传递到输出。从触发器的输出是主从触发器的最终输出。最终输出在时钟脉冲结束时可用。

构造

主从JK触发器是两个SR触发器的级联组合，反馈从从触发器的输出到主触发器的输入。主从触发器的电路如下所示。

正时钟脉冲应用于主触发器，并在应用于从触发器之前进行反向，即主触发器在正向转换期间处于活动状态，而从触发器在负向转换期间处于活动状态。在时钟的正向边缘期间，来自输入J和K的数据被传递到主触发器，并在那里保持，直到时钟的负向转换发生。然后数据或信息被传递到从触发器，在这里收集输出。

主从JK触发器的符号表示如下所示。

主从JK触发器的真值表如下所示。

当时钟输入为低电平时，主触发器的两个输入（J和K）对主从触发器的输出没有影响。

当时钟输入为高电平时：

• 如果J为低电平且K为低电平：状态不变。
• 如果J为低电平且K为高电平：主从触发器将处于复位状态。
• 如果J为高电平且K为低电平：主从触发器将处于置位状态。
• 如果J为高电平且K为高电平：翻转状态。

时序图

主从JK触发器的时序图如下所示。

输入脉冲的宽度可能小于或大于触发器的传播延迟，但这不会影响输出状态。但是，当时钟的正向边缘出现时，J和K输入的值将影响主从触发器的输出状态，前提是满足建立时间和保持时间的要求。

JK触发器的应用

JK触发器是数字电子学中使用最广泛的触发器之一。这是因为它们具有通用可编程特性。JK触发器的一些应用包括：

• 移位寄存器
• 频率分频器
• 开关应用
• 并行数据传输
• 串行数据传输
• 二进制计数器
• 序列检测器

以下是JK触发器在开关应用中的一个示例。

JK触发器的开关应用

当时钟信号作用于JK触发器时，输入时钟信号的正向转换使当前状态输出的切换得以实现。这种使能条件不会在整个时钟信号的正向周期内持续。触发器的J和K输入不能引起时钟脉冲的转换。但是，当时钟的正向转换时的输入值将根据它们的值决定输出。这是JK触发器的一个应用。以下是通过波形图展示的JK触发器在时钟正向转换时的输出行为。