1.1 时序逻辑简介
在本教程中，我们将学习有关时序电路的知识，什么是时序逻辑，时序电路与组合电路有何不同，时序电路的不同类型，一些重要的时序电路基础知识，以及更多内容。
组合逻辑和时序逻辑是数字系统设计的基本组成部分。组合电路包括多路复用器、多路分用器、编码器、译码器等，而时序电路包括锁存器、触发器、计数器、寄存器等。
为了更深入地了解时序逻辑及其所有元素（如时钟、触发、同步、异步电路等），请继续阅读以下教程。
引言
时序逻辑电路是一种其输出不仅取决于输入的当前值，还取决于输入信号的先前值（值的历史记录），这与组合电路形成对比，组合电路的输出仅取决于输入的当前值。时序电路可以被视为带有反馈电路的组合电路。时序电路使用像触发器这样的存储元件作为反馈电路，以存储过去的值。时序逻辑的框图如下所示。
时序逻辑电路用于构建有限状态机，这是所有数字电路的基本构建模块，也用于存储电路。实际上，所有数字设备中的电路都是组合逻辑电路和时序逻辑电路的混合。
示例
在日常生活中，我们经常会遇到许多计数器，用于计数物体的数量。例如，用于计数进入或离开礼堂的观众人数，或停车场中的车辆数量。在这种情况下，当有人进入礼堂时，计数器会根据其当前值增加其值。同样，它会根据其先前和当前值减少其值。因此，计数器保留计数器的当前状态以执行下一步操作。
这类似于时序电路，时序电路会根据先前和当前信号改变其状态。
组合电路与时序电路的比较
| 组合电路 | 时序电路 |
|---|---|
| 输出仅取决于输入的当前值。 | 输出取决于输入的当前值和先前状态值。 |
| 这些电路没有存储功能，因为其输出会随着输入值的变化而变化。 | 时序电路具有某种存储功能，因为其输出会根据先前和当前值而变化。 |
| 没有反馈。 | 在时序电路中，输出通过反馈路径连接回输入。 |
| 用于基本布尔运算。 | 用于设计存储设备。 |
| 实现于：半加器电路、全加器电路、多路复用器、多路分用器、译码器和编码器。 | 实现于：RAM、寄存器 、计数器和其他状态保持机器。 |
时序电路中的时钟信号
时钟信号在时序电路中起着至关重要的作用。时钟是一种信号，它在逻辑电平0和逻辑电平1之间反复振荡。最常见的时钟信号形式是具有恒定频率的方波。时钟信号具有“边沿”，这些是时钟从0变为1（正边沿）或从1变为0（负边沿）的瞬间。
时钟信号控制时序电路的输出。也就是说，它决定了存储元件何时以及如何改变其输出。如果时序电路没有时钟信号输入，电路的输出将随机变化。因此，它们无法在其下一个输入信号到达之前保持其状态。而具有时钟输入的时序电路将保持其状态，直到下一个时钟边沿出现。
时序电路的分类
根据时钟信号输入，时序电路分为两类：
- 同步时序电路
- 异步时序电路
同步时序电路
定义：在同步时序电路中，输出取决于在时钟时刻的输入的当前值和先前状态。这些电路使用存储元件来存储先前状态。这些电路中的存储元件都有时钟信号，且所有这些时钟信号都由同一个时钟信号驱动。
- 使用时钟信号，状态变化会在所有存储元件中发生。
- 与异步电路相比，这些电路相对较慢，因为它们需要等待下一个时钟脉冲到达才能执行下一个操作。
- 这些电路可以是时钟驱动的或脉冲驱动的。
- 使用时钟脉冲作为输入的同步时序电路称为时钟驱动时序电路。它们非常稳定。
- 使用脉冲改变状态的时序电路称为脉冲或非时钟时序电路。
同步时序电路的应用：
- 用于设计MOORE-MEALY状态管理机。
- 用于同步计数器、触发器等。
同步时序电路的局限性：
- 同步时序电路中的所有触发器都必须连接到时钟信号。时钟信号是高频信号，时钟分配会消耗并散发大量热量。
- 关键路径或最慢路径决定了最大可能的时钟频率。因此，它们比异步电路慢。
异步时序电路
定义：不使用时钟信号运行的时序电路称为“异步时序电路”。
- 这些电路在输入信号发生变化时会立即改变其状态。
- 电路的行为由任何瞬间的信号以及输入信号变化的顺序决定。
异步时序电路的应用：
- 当速度至关重要时使用。由于它们不依赖内部时钟脉冲，因此运行速度很快，因此用于快速响应电路。
- 用于两个具有各自独立时钟的单元之间的通信。
- 当需要更好的外部输入处理时使用。
异步时序电路的局限性：
- 异步时序电路更难以设计。
- 尽管它们的性能更快，但输出是不确定的。
时序电路中的反馈
组合电路不需要反馈，因为输出完全取决于输入的当前值。但在时序电路中，输出取决于输入的过去值和当前值。为了引入像触发器这样的存储元件，必须在电路中引入反馈。例如，考虑以下简单的反馈电路。
如果在某个时刻输入到反相器的是0，这个0会传播，输出为1。这个1被反馈作为输入。这个1会传播，输出为0。这个过程不断重复，结果是输出在0和1之间持续振荡。在这种情况下没有稳定状态。
现在考虑以下两个反相器连接的例子。
这里两个反相器背靠背连接，第二个反相器的输出反馈到第一个反相器的输入。如果在某个时刻输入到第一个反相器的是0，它会通过第一个反相器传播，输出为1。这个1作为第二个反相器的输入并传播。第二个反相器的输出为0，这个0被反馈到第一个反相器。但第一个反相器的输入已经是0，因此没有变化发生。电路处于稳定状态。当输入到第一个反相器的是1时，也可以得到另一个稳定状态。
锁存器和触发器
锁存器
锁存器是时序电路的基本构建元件。锁存器没有时钟信号，也就是说它们是异步时序电路。
- 锁存器由静态门构成。
- 锁存器是一种双稳态多谐振荡器，即它有两个稳定状态，可以在这些状态之间切换。
- 锁存器有一个从输出到输入的反馈路径。因此，它们可以根据输入信号的先前和当前状态改变其输出。
- 当启用时，锁存器的输出会持续受到其输入的影响，即输入变化时输出会立即变化。当禁用时，锁存器的状态保持不变，即它会记住其先前的值。时钟或使能信号用作控制信号。
- 锁存器在启用时会持续检查所有输入，并相应地改变其输出。
示例：S-R锁存器是一个简单的锁存器示例。
触发器
触发器也是同步时序电路的基本构建块。它有两个稳定状态。它可以存储一位信息。触发器有时钟信号。它们的状态变化取决于时钟脉冲。这些设备有两个状态和一个反馈路径。
- 触发器是边沿敏感的。当有时钟信号从低到高或从高到低的转换时，它们会改变其状态。
- 在时钟信号从0到1或从1到0转换之后，即使输入发生变化，当钟处于恒定的0或1时，状态保持不变。
示例：J-K触发器。
注意：锁存器和触发器之间的唯一区别是锁存器对控制信号（时钟或使能）是电平敏感的，而触发器对控制信号（通常是时钟）是边沿敏感的。
触发
定义：通过在输入信号中引入微小变化来改变触发器的输出。这种微小变化可以通过时钟脉冲实现。这个时钟脉冲被称为触发脉冲。
当触发脉冲应用于输入并导致输出发生变化时，触发器被称为“触发”。触发器是寄存器和计数器的基本组成部分，它们以多位数字的形式存储数据。多个触发器连接在一起形成时序电路，所有这些触发器都需要触发脉冲。应用于输入的触发脉冲数量决定了计数器中的数字。
触发方式有两种：电平触发和边沿触发。
电平触发
当输出状态的变化取决于输入信号的激活电平时，这种触发过程被称为“电平触发”。
电平触发分为两种：
- 高电平触发。
- 低电平触发。
高电平触发
在高电平触发中，触发器的输出仅在其使能输入处于高电平状态（即逻辑1）时才会改变。高电平触发的符号表示如下。
低电平触发
在低电平触发中，触发器的输出仅在其使能输入处于低电平状态（即逻辑0）时才会改变。低电平触发的符号表示如下。低电平触发通常通过时钟输入端的气泡（小圆圈）来标识。
边沿触发
在边沿触发中，输出仅在时钟脉冲的上升沿或下降沿（即从低到高（0到1）或从高到低（1到0））时才会改变。
边沿触发分为两种：
- 上升沿触发。
- 下降沿触发。
上升沿触发
在上升沿触发中，输出仅在输入信号处于时钟脉冲的上升沿（即从低到高，0到1）时才会改变。当需要触发器在低到高电平转换时响应时，采用上升沿触发方式。上升沿触发的符号表示如下。
下降沿触发
在下降沿触发中，输出仅在输入信号处于时钟脉冲的下降沿（即从高到低，1到0）时才会改变。当需要触发器在高到低电平转换时响应时，采用下降沿触发方式。下降沿触发的符号表示如下。
边沿触发优于电平触发
采用边沿触发比电平触发更好。这是因为电平触发可能会导致电路不稳定，特别是在电平触发的触发器中，当时钟脉冲输入与触发器输出变化同时发生时，输出到输入的反馈会导致这种不稳定。为了避免这种不稳定性，通常使用边沿触发的触发器。