实验

实验简介

本教程以实验为主，结合相应的实验案例，以详细的讲解和实验步骤让大家尽快熟悉FPGA开发的基本流程、Lattice Diamond软件平台的使用方法以及本节实验相关模块的工作原理。

触发器是具有记忆功能的基本逻辑单元，是构成时序逻辑电路的基础。希望大家通过对触发器实验的学习，掌握以下知识要点：

• 熟悉和掌握FPGA开发的基本流程
• 掌握Lattice Diamond软件平台的基本使用方法
• 了解触发器的电路原理
• 掌握使用Verilog HDL语言基于FPGA实现触发器原理及实现方法

背景知识

触发器是构成各种时序电路的基本存储单元电路，它的基本特点是具有两个自行保持的0和1两个稳定状态，在触发信号的作用下根据不同的输入信号可以置换成1或0状态。

根据电路结构形式的不同，触发信号的触发方式可以分为三种：电平触发、脉冲触发和边沿触发，不同触发方式的触发器在状态的翻转过程中具有不同的动作特点。

由于输入方式及触发器状态随输入信号变化的规律不同，各种触发器在具体的逻辑功能上有所差别，根据这些差别将触发器分成了SR、D、T、JK等几种逻辑功能的类型。这些逻辑功能可以用特性表、特性方程或状态转移图描述，下面我们用Verilog HDL语言描述触发器电路。

实验环境

• 硬件环境：STEP FPGA 实验平台
• 软件环境：Lattice Diamond开发环境