实验

实验简介

本教程以实验为主，结合相应的实验案例，以详细的讲解和实验步骤让大家尽快熟悉FPGA开发的基本流程、Quartus软件平台的使用方法以及本节实验相关模块的工作原理。

时序逻辑电路和组合逻辑电路共同构成了数字电路的基础，时序逻辑电路在逻辑功能、描述方法、电路结构、分析方法和设计方法上都有区别于组合逻辑电路。希望大家通过对时序逻辑电路实验的学习，掌握以下知识要点：

• 熟悉和掌握FPGA开发的基本流程
• 掌握Quartus软件平台的基本使用方法
• 掌握时序逻辑电路的原理和设计方法
• 掌握使用Verilog HDL语言描述时序逻辑电路的方法

背景知识

时序逻辑电路的特点是任一时刻的输出信号不仅和当时的输入信号有关，而且还与电路原来的状态有关。为了记忆电路的状态，时序电路必须包含存储电路，同时存储电路又和输入逻辑变量一起决定了输出的状态。因此任一时刻下时序电路的状态和输出均可以表示为输入变量和电路原来状态的逻辑函数。

时序电路种类很多，常见的有寄存器、移位寄存器、计数器和脉冲发生器等等，描述时序逻辑电路逻辑功能的方法有很多，包括方程组、状态转移图和时序图等等，这里我们用Verilog HDL来描述几个典型的时序逻辑电路，通过实例的方式学习时序逻辑电路的Verilog HDL建模方法。

在用Verilog HDL描述组合电路时，可以在逻辑门级通过内置的逻辑门元件进行描述，也可以使用数据流描述语句和行为级描述语句进行描述，触发器通常使用行为级描述，而时序逻辑电路通常由触发器和逻辑门组成，所以一般采用行为描述方法。

实验环境

• 硬件环境：STEP FPGA 实验平台
• 软件环境：Quartus开发环境