3.8 实验八 4位奇偶校验器

3.8.1 实验目的

（1）熟悉和掌握FPGA开发流程和Quartus软件使用方法；

（2）通过实验理解和掌握奇偶校验器原理；

（3）掌握用Verilog HDL描述奇偶校验器的方法。

3.8.2 实验任务

设计一个4位奇偶校验器电路。要求当输入的4位二进制码中有奇数个“1”时，输出为“1”，否则输出为“0”。

3.8.3 实验原理

奇偶校验，即判断输入变量中1的个数。当输入变量中1的个数是奇数时，输出为1。当输入变量中1的个数是偶数时，输出为0。真值表及逻辑表达式如下所示：

$Y=A’B’C’D+A’B’CD’+A’BC’D’+A’BCD+AB’C’D’+AB’CD+ABC’D+ABCD’$

经过化简得到：

$Y=A⊕B⊕C⊕D$

表2-1 4位奇偶校验器真值表

A	B	C	D	Y
0	0	0	0	0
0	0	0	1	1
0	0	1	0	1
0	0	1	1	0
0	1	0	0	1
0	1	1	0	0
0	1	1	1	1
1	0	0	0	1
1	0	0	1	0
1	0	1	0	0
1	0	1	1	1
1	1	0	0	0
1	1	0	1	1
1	1	1	0	1
1	1	1	1	0

3.8.4 逻辑电路图

3.8.5Verilog HDL建模描述

4位奇偶校验器程序清单parity4.v

module parity4
(
input wire a,b,c,d,           //定义4个输入
output wire led    	  		//定义奇偶校验输出结果对应的led
);
          
assign led = a^b^c^d;		//根据逻辑表达式赋值
endmodule

3.8.6 实验步骤

1.打开Quartus，建立工程。

2.新建Verilog HDL设计文件，并键入设计代码。

3.综合并分配管脚，将输入信号(a,b,c,d)分配至拨码开关(J12,H11,H12,H13)，将输出信号led分配至板卡上的LED(N15)。

4.构建并输出编程文件，烧写至FPGA的Flash之中。

5.改变拨码开关，观察输出结果。