3.1 实验一1位半加器电路

3.1.1 实验目的

（1）熟悉和掌握FPGA开发流程和Quartus软件使用方法；

（2）通过实验理解基本门电路；

（3）掌握用Verilog HDL数据流方式描述电路的方法。

3.1.2 实验任务

设计一个1位半加器电路，然后在实验板上实现自己设计的逻辑电路，并验证是否正确。

3.1.3 实验原理

如果不考虑有来自低位的进位，将两个1位二进制数相加，称为半加。实现半加的电路叫做半加器。按照二进制加法运算规则，可以得到如下表1-1所示的半加器真值表。其中，A、B是两个加数，S是相加的和，CO是向高位的进位。将S、CO和A、B的关系写成逻辑表达式则得到：

$S=A’B+AB’=A⊕B$

$CO=AB$

表1-1 1位半加器真值表

A	B	S	CO
0	0	0	0
0	1	1	0
1	0	1	0
1	1	0	1

3.1.4 逻辑电路（使用与非门和异或门构成）

3.1.5 Verilog HDL建模描述

程序清单halfadder.v

module halfadder
(
input a,             //第一个加数a
input b,             //第二个加数b
output sum,          //显示和的led
output cout          //显示进位的led
);
          
assign sum=a ^ b;     //sum=a⊕b
assign cout=a & b;	  //cout=ab

endmodule

3.1.6 实验流程

1.打开Quartus，建立工程。

2.新建Verilog HDL设计文件，并键入设计代码。

3.综合并分配管脚，将输入信号(a与b)分配至拨码开关，将输出信号sum,cout分配至板卡上的LED。分配管脚号如下所示：

信号	FPGA PINs
a	J12
b	H11
sum	N15
cout	N15

4.构建并输出编程文件，烧写至FPGA的Flash之中。

5.拨动拨码开关，观察输出结果。