实验

实验简介

本教程以实验为主，结合相应的实验案例，以详细的讲解和实验步骤让大家尽快熟悉FPGA开发的基本流程、Quartus软件平台的使用方法以及本节实验相关模块的工作原理。

所有的数字系统都是由基本的数字电路，也就是逻辑门构成，它们实现最基本的逻辑函数。我们可以通过布尔定律来分析和化简数字电路的逻辑，同时通过卡诺图帮助我们进行布尔函数的化简。希望大家通过对时序逻辑电路实验的学习，掌握以下知识要点：

• 熟悉和掌握FPGA开发的基本流程
• 掌握Quartus软件平台的基本使用方法
• 掌握基本逻辑门电路以及逻辑的分析和化简方法
• 掌握使用Verilog HDL语言描述逻辑电路的方法

背景知识

所有计算机里的数据是以二进制的形式存储，这些二进制通常认为是逻辑值0（假）和逻辑值1（真）。对应的物理量可以认为是低电平和高电平。对于所有可能的逻辑输入，真值表定义了其对应的逻辑输出。一般包括3种基本的逻辑门：非门、与门和或门，通过这3种基本逻辑门来定义其他4中常用逻辑门：与非、或非、异或和同或。根据德摩根定律可以把真值表化成最小乘积项和或者最大和项积的逻辑表达式，以此构成逻辑电路。

组合逻辑电路的特点是任一时刻的输出信号只和当时的输入信号有关。组合电路种类很多，常见的有选择器、译码器、比较器、编码器等等，这里我们用Verilog HDL来描述奇偶校验电路和密码锁，通过实例的方式学习组合逻辑电路的Verilog HDL建模方法。 在用Verilog HDL描述组合电路时，可以在逻辑门级通过内置的逻辑门元件进行描述，也可以使用数据流描述语句和行为级描述语句进行描述。

实验环境

• 硬件环境：STEP-MAX10开发板
• 软件环境：Quartus开发工具