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15.3 设计框图

根据前面的实验解析我们可以得知，该设计总体可以拆分成如下功能模块实现。

  • pll：pll IP核模块例化，倍频产生25MHz和250MHz主频时钟
  • TMDS_encoder：TMDS编码模块
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Top-Down层次设计
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模块结构设计