5.5 实验步骤

1.双击打开Quartus Prime工具软件；

2.新建工程：File → New Project Wizard（工程命名，工程目录选择，设备型号选择，EDA工具选择）；

3.新建文件：File → New → Verilog HDL File，键入设计代码并保存；

4.设计综合：双击Tasks窗口页面下的Analysis & Synthesis对代码进行综合；

5.管脚约束：Assignments → Assignment Editor，根据项目需求分配管脚；

6.设计编译：双击Tasks窗口页面下的Compile Design对设计进行整体编译并生成配置文件；

7.程序烧录：点击Tools → Programmer打开配置工具，Program进行下载；

8.观察设计运行结果。