2.3.3 管脚约束

1、选择工具栏中的Device Constraint Editor或者Tools→Device Constraint Editor进入管脚分配页面。

2、在管脚分配页面中将所有端口分配对应的FPGA管脚，如下图，然后保存关闭。

3、点击Map Design和Place & Route Design，线路分析完后，Map Design和Place & Route Design会变成绿色，同时左侧出现绿色对勾。

4、点击Project → Active Strategy → Bitstream Settings。双击Bit File，选择Raw Bit File（ASCII），随后点击OK。

5、点击Export Files，完成后Export Files会变成绿色，同时左侧出现绿色对勾。