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begin [2018/09/14 16:31] (当前版本)
group001 创建
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 +verilog 中 begin-end 用法就是一个模块的起始和结束的标记\\ 
 +在 verilog 中,\\ 
 +begin -- end 就是一个模块 (相当于 C语言的一段程序)的起始和结束的标记。\\ 
 +非常类似于 C语言中的 大括号 ({……})。\\ 
 +例如:每一个 always 模块,都需要有 begin -- end 来确定起始和结束。\\ 
 +  always @ (敏感项) 
 +  begin 
 +  ...... 
 +  end