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assign [2018/09/13 17:20]
group001 创建 		assign [2018/09/13 17:23] (当前版本)
group001
行 17: 行 17:
 endmodule endmodule
 </​code>​ </​code>​
-如果clear或preset为0，那么输出q就保持为常数0或1（使用assign），posedge clock对q没有任何影响。当clear和preset都为1时，那么就取消assign过程连续赋值（使用deassign），然后posedge clock对q就有影响。+如果clear或preset为0，那么输出q就保持为常数0或1（使用assign），posedge clock对q没有任何影响。当clear和preset都为1时，那么就取消assign过程连续赋值（使用deassign），然后posedge clock对q就有影响。\\  
 +assign相当于连线，一般是将一个变量的值不间断地赋值给另一个变量，就像把这两个变量连在一起，所以习惯性的当做连线用，比如把一个模块的输出给另一个模块当输入。\\ 
 +assign的功能属于组合逻辑的范畴，应用范围可概括为以下三点： 
 +  - 持续赋值； 
 +  - 连线； 
 +  - 对wire型变量赋值，wire是线网，相当于实际的连接线，如果要用assign直接连接，就用wire型变量。wire型变量的值随时变化。其实以上三点是相通的。 
 +要更好的把握assign的使用，Verilog中有几个要点需要深入理解和掌握： 
 +  - 在Verilog module中的所有过程块（如initial块和always块）、连续赋值语句（如assign语句）和实例引用都是并行的。在同一module中这三者出现的先后顺序没有关系。 
 +  - 只有连续赋值语句assign和实例引用语句可以独立于过程块而存在于module的功能定义部分。 
 +  - 连续赋值assign语句独立于过程块，所以不能在always过程块中使用assign语句。