差别
这里会显示出您选择的修订版和当前版本之间的差别。
| 两侧同时换到之前的修订记录 前一修订版 后一修订版 | 前一修订版 上一修订版 两侧同时换到之后的修订记录 | ||
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altera_6led [2017/05/31 13:47] group002 |
altera_6led [2018/10/09 16:11] zhijun [Verilog代码] |
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|---|---|---|---|
| 行 108: | 行 108: | ||
| //1Hz时钟上升沿触发循环赋值 | //1Hz时钟上升沿触发循环赋值 | ||
| + | reg [7:0] led; | ||
| always@(posedge clk1h or negedge rst) | always@(posedge clk1h or negedge rst) | ||
| begin | begin | ||
| 行 136: | 行 137: | ||
| ====小结==== | ====小结==== | ||
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| - | 掌握了verilog里面例化module的用法，采用模块化设计程序。模块化设计是非常重要的FPGA设计思想。在下一节我们会学习按键的另外用法[[7. 按键消抖|按键消抖]]。 | + | 掌握了verilog里面例化module的用法，采用模块化设计程序。模块化设计是非常重要的FPGA设计思想。在下一节我们会学习按键的另外用法[[altera_7deb|按键消抖]]。 |