差别
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| 后一修订版 | 前一修订版 上一修订版 两侧同时换到之后的修订记录 | ||
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altera_5clk [2017/05/31 13:41] group002 创建 |
altera_5clk [2017/05/31 13:44] group002 |
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| 行 159: | 行 159: | ||
| \\ | \\ | ||
| ^信号 ^引脚 ^ | ^信号 ^引脚 ^ | ||
| - | |clk |C1 ^ | + | | clk | J5 ^ |
| - | |rst_n |L14 ^ | + | | rst_n | J9 ^ |
| - | |clkout |N13 ^ | + | | clkout | N15 ^ |
| \\ | \\ | ||
| 行 169: | 行 169: | ||
| ====小结==== | ====小结==== | ||
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| - | 在本实验学习了如何进行任意整数的分频设计，我们产生各种时钟，通过修改程序还能实验调整输出时钟的频率、相位以及占空比，非常灵活。同时学习了如何编写testbench文件，了解verilog中如何例化module，在后面的学习中将会经常用到。在下个实验我们将进一步了解时序逻辑，如何利用时钟来进一步设计，请看最常见的[[6. LED流水灯|流水灯]]。 | + | 在本实验学习了如何进行任意整数的分频设计，我们产生各种时钟，通过修改程序还能实验调整输出时钟的频率、相位以及占空比，非常灵活。同时学习了如何编写testbench文件，了解verilog中如何例化module，在后面的学习中将会经常用到。在下个实验我们将进一步了解时序逻辑，如何利用时钟来进一步设计，请看最常见的[[altera_6led|LED流水灯]]。 |