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altera_3ymq [2021/10/03 01:05] gongyu [====小结====] |
altera_3ymq [2021/10/03 01:06] (当前版本) gongyu |
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- | =====3-8译码器===== | + | ## 3-8译码器 |
在这个实验里我们将学习如何用Verilog来实现组合逻辑。 | 在这个实验里我们将学习如何用Verilog来实现组合逻辑。 | ||
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- | ====硬件说明==== | + | |
- | ------ | + | ### 硬件说明 |
组合逻辑电路是数字电路的重要部分,电路的输出只与输入的当前状态相关的逻辑电路,常见的有选择器、比较器、译码器、编码器、编码转换等等。在本实验里以最常见的3-8译码器为例说明如何用Verilog实现。3-8译码器的真值表如下: | 组合逻辑电路是数字电路的重要部分,电路的输出只与输入的当前状态相关的逻辑电路,常见的有选择器、比较器、译码器、编码器、编码转换等等。在本实验里以最常见的3-8译码器为例说明如何用Verilog实现。3-8译码器的真值表如下: | ||
{{ ::38decode.jpg?600 |}} | {{ ::38decode.jpg?600 |}} | ||
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从前面的实验可以知道,当FPGA输出信号到LED为高电平时LED熄灭,反之LED变亮。同时我们可以以开关的信号模拟3-8译码器的输入,这样控制开关我们就能控制特定的LED变亮。 | 从前面的实验可以知道,当FPGA输出信号到LED为高电平时LED熄灭,反之LED变亮。同时我们可以以开关的信号模拟3-8译码器的输入,这样控制开关我们就能控制特定的LED变亮。 | ||
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- | ====Verilog代码==== | + | ### Verilog代码 |
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<code verilog> | <code verilog> | ||
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- | ====引脚分配==== | + | |
- | ------- | + | ### 引脚分配 |
综合(synthesize)完成之后一定要配置FPGA的引脚到相应的外设。 | 综合(synthesize)完成之后一定要配置FPGA的引脚到相应的外设。 | ||
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