差别

这里会显示出您选择的修订版和当前版本之间的差别。

到此差别页面的链接

两侧同时换到之前的修订记录 前一修订版
altera_10tra [2019/12/24 10:05]
anran [====硬件说明与实现项目框图====]
altera_10tra [2019/12/24 10:30] (当前版本)
anran [====Verilog代码====]
行 174: 行 174:
  parameter time_s1 = 4'd15,  parameter time_s1 = 4'd15,
  time_s2 = 4'd3,  time_s2 = 4'd3,
- time_s3 = 4'd10,+ time_s3 = 4'd7,
  time_s4 = 4'd3;  time_s4 = 4'd3;