差别

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两侧同时换到之前的修订记录 前一修订版
后一修订版
前一修订版
上一修订版 两侧同时换到之后的修订记录
altera_10tra [2019/12/24 10:05]
anran [====硬件说明与实现项目框图====]
altera_10tra [2019/12/24 10:30]
anran [====Verilog代码====]
行 16: 行 16:
   * S3:​主路红灯点亮,支路绿灯点亮,持续10s的时间;   * S3:​主路红灯点亮,支路绿灯点亮,持续10s的时间;
   * S4:​主路红灯点亮,支路黄灯点亮,持续3s的时间;   * S4:​主路红灯点亮,支路黄灯点亮,持续3s的时间;
-{{ ::​状态示意图.png?​500 |}+// 
 +{{ ::​状态示意图.png?​500 |}
 +//
 } }
 ====Verilog代码==== ====Verilog代码====
行 172: 行 174:
  parameter time_s1 = 4'd15,  parameter time_s1 = 4'd15,
  time_s2 = 4'd3,  time_s2 = 4'd3,
- time_s3 = 4'd10,+ time_s3 = 4'd7,
  time_s4 = 4'd3;  time_s4 = 4'd3;