## Verilog HDL简介
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Verilog是Verilog HDL的简称，Verilog HDL是一种硬件描述语言（HDL：Hardware Description Language），硬件描述语言是电子系统硬件行为描述、结构描述、数据流描述的语言。利用这种语言，数字电路系统的设计可以从顶层到底层（从抽象到具体）逐层描述自己的设计思想，用一系列分层次的模块来表示极其复杂的数字系统。然后，利用电子设计自动化（EDA)工具，逐层进行仿真验证，再把其中需要变为实际电路的模块组合，经过自动综合工具转换到门级电路网表。接下去，再用专用集成电路 ASIC 或现场可编程门阵列[[FPGA]]自动布局布线工具，把网表转换为要实现的具体电路布线结构。在[[FPGA]]的设计中，我们有多种设计方式，如绘制原理图、编写描述语言代码等。早期的工程师对原理图的设计方式情有独钟，这种输入方式能够很直观的看出电路的结构并快速理解电路。随着逻辑规模的不断攀升，逻辑电路也越来越复杂，这种输入方式就会显得力不从心，应付简单的逻辑电路还算实用，应付起复杂的逻辑电路就不行了。因此取而代之的便是编写描述语言代码的方式，现今的绝大多数设计都是采用代码来完成的。

### 1. 基础概念
  * [[四值逻辑]]
  * 常数
    * [[整数]]
    * [[实数]]
    * [[字符串]]
    * [[标识符]]
  * 数据类型
    * [[线网]]
    * [[变量]]
    * [[向量]]
  * 运算符
    * [[算术运算符]]
    * [[关系运算符]]
    * [[逻辑运算符]]
    * [[条件运算符]]
    * [[位运算符]]
    * [[移动位运算符]]
    * [[拼接位运算符]]
    * [[运算符的优先级]]
  * [[抽象级别]]

### 2. 重要概念
  * [[wire & reg]]
  * [[阻塞赋值 & 非阻塞赋值]]
  * [[verilog语法结构]]
  * [[模块例化]]

### 3. Verilog关键字  
|  [[always]]  |  [[and]]  |  [[assign]]  |  [[automatic]]  |  [[begin]]  |  [[buf]]  |  [[bufif0 ]]  |  [[bufif1 ]]   |    
|  [[case]]  |  [[casex]]  |  [[casez]]  |    cell    |  [[cmos]]  |    config     |  [[deassign ]]  |  [[default]]  |    
|  [[defparam ]]  |    design    |  [[disable ]]  |    edge     |  [[else ]]  |   [[end]]  |  [[endcase ]]  |    endconfig    |     
|  [[endfunction]]  |  [[endgenerate]]  |  [[endmodule ]]  |  [[endprimitive]]  |  [[endspecify]]  |  [[endtable]]  |  [[endtask]]  |  [[event ]]  |    
|  [[for ]]  |  [[force]]  |  [[forever ]]  |  [[fork]]  |  [[function ]]  |  [[generate ]]  |  [[genvar ]]  |  [[highz0 ]]  |  
|  [[highz1 ]]  |  [[if]]  |    ifnone     |    incdir    |  [[include ]]  |  [[initial ]]  |  [[inout ]]  |  [[input]]  |   
|  [[instance ]]  |  [[integer]]  |  [[join ]]  |  [[large]]  |    liblist     |    library     |  [[localparam ]]  |  [[macromodule]]  |   
|  [[medium]]  |  [[module]]  |  [[nand ]]  |  [[negedge]]  |  [[nmos ]]  |  [[nor ]]  |    noshowcancelled     |  [[not]]  |   
|  [[notif0 ]]  |  [[notif1]]  |  [[or ]]  |  [[output]]  |  [[parameter ]]  |  [[pmos ]]  |  [[posedge ]]  |  [[primitive]]  |   
|  [[pull0 ]]  |  [[pull1]]  |  [[pulldown ]]  |  [[pullup]]  |    pulsestyle_onevent     |    pulsestyle_ondetect     |  [[rcmos ]]  |  [[real]]  |   
|  [[realtime ]]  |  [[reg]]  |  [[release ]]  |  [[repeat]]  |  [[rnmos ]]  |  [[rpmos ]]  |  [[rtran ]]  |  [[rtranif0]]  |   
|  [[rtranif1 ]]  |  [[scalared]]  |    showcancelled     |  [[signed]]  |  [[small ]]  |  [[specify ]]  |  [[specparam ]]  |  [[strong0]]  |   
|  [[strong1 ]]  |  [[supply0]]  |  [[supply1 ]]  |  [[table]]  |  [[task ]]  |  [[time ]]  |  [[tran ]]  |  [[tranif0]]  |   
|  [[tranif1 ]]  |  [[tri]]  |  [[tri0 ]]  |  [[tri1]]  |  [[triand ]]  |  [[trior ]]  |  [[trireg ]]  |  [[unsigned]]  |   
|    use     |  [[vectored]]  |  [[wait ]]  |  [[wand]]  |  [[weak0 ]]  |  [[weak1 ]]  |  [[while ]]  |  [[wire]]  |   
|  [[wor ]]  |  [[xnor]]  |  [[xor ]]  |   

### 4. 可综合语句
要保证Verilog HDL赋值语句的可综合性，在建模时应注意以下要点：
  -不使用initial。
  -不使用#10。
  -不使用循环次数不确定的循环语句，如forever、while等。
  -不使用用户自定义原语（UDP元件）。
  -尽量使用同步方式设计电路。
  -除非是关键路径的设计，一般不采用调用门级元件来描述设计的方法，建议采用行为语句来完成设计。
  -用always过程块描述组合逻辑，应在敏感信号列表中列出所有的输入信号。
  -所有的内部寄存器都应该能够被复位，在使用FPGA实现设计时，应尽量使用器件的全局复位端作为系统总的复位。
  -对时序逻辑描述和建模，应尽量使用非阻塞赋值方式。对组合逻辑描述和建模，既可以用阻塞赋值，也可以用非阻塞赋值。但在同一个过程块中，最好不要同时用阻塞赋值和非阻塞赋值。
  -不能在一个以上的always过程块中对同一个变量赋值。而对同一个赋值对象不能既使用阻塞式赋值，又使用非阻塞式赋值。
  -如果不打算把变量推导成锁存器，那么必须在if语句或case语句的所有条件分支中都对变量明确地赋值。
  -避免混合使用上升沿和下降沿触发的触发器。
  -同一个变量的赋值不能受多个时钟控制，也不能受两种不同的时钟条件（或者不同的时钟沿）控制。
  -避免在case语句的分支项中使用x值或z值。

### 5. 不可综合语句
  -initial \\  只能在test bench中使用，不能综合。
  -events   \\    event在同步test bench时更有用，不能综合。
  -real   \\  不支持real数据类型的综合。
  -time   \\  不支持time数据类型的综合。
  -force 和release  \\  不支持force和release的综合。
  -assign 和deassign  \\  不支持对reg 数据类型的assign或deassign进行综合，支持对wire数据类型的assign或deassign进行综合。
  -fork join  \\  不可综合，可以使用非块语句达到同样的效果。
  -primitives \\   支持门级原语的综合，不支持非门级原语的综合。
  -table  \\  不支持UDP 和table的综合。
  -敏感列表里同时带有posedge和negedge \\ 如：always @(posedge clk or negedgeclk) begin...end 这个always块不可综合。
  -同一个reg变量被多个always块驱动
  -延时 \\  以#开头的延时不可综合成硬件电路延时，综合工具会忽略所有延时代码，但不会报错。如：a=#10 b; 这里的#10是用于仿真时的延时，在综合的时候综合工具会忽略它。也就是说，在综合的时候上式等同于a=b;
  -与X、Z的比较 \\ 可能会有人喜欢在条件表达式中把数据和X(或Z)进行比较，殊不知这是不可综合的，综合工具同样会忽略。所以要确保信号只有两个状态：0或1。

### 6. 参考文档
  - [[https://verilogguide.readthedocs.io/en/latest/|用Verilog设计FPGA]]，非常完整的在线文档
    * {{:verilogguide-readthedocs-io-en-latest.pdf|PDF电子书版本}}
  - {{:verilogintroduction_nyasulu.pdf|Verilog入门介绍 - PDF}}
  - 三篇斯坦福大学的高级逻辑设计实验室的文档：
    - {{::verilogHDL1.pdf|}}
    - {{::verilogHDL2.pdf|}}
    - {{::verilogquickref.pdf|}}
  - [[https://www.fpgatutorial.com/verilog/|FPGA教程]]
  - {{:100_2_digitalcircuitlab_vlog1.pdf|数字电路实验室Verilog教程}}
  - {{:coa-verilog_tutorial_esam_1.pdf|Verilog教程}}
  - {{:verilog_introduction.pdf|Verilog介绍}}
  - {{:ecbc_verilog.pptx|ECBC培训教程PPT}}
  - {{:verilogreference.pdf|Verilog语法快速参考}}